基于dds信號源設(shè)計-文庫吧資料
2024-11-18 16:04本頁面
【正文】 內(nèi)部邏輯單元圖 其次，數(shù)模轉(zhuǎn)換器 DAC 選用了 AD558JN。該芯片含有 5萬個典型門，共 144個引腳，用戶可用引腳數(shù)為 102 個。 七、 DDS 的硬件實現(xiàn) DDS 硬件實現(xiàn)是建立在電子 EDA 實驗開發(fā)系統(tǒng)的基礎(chǔ)上得以完成的。功能仿真只驗證系統(tǒng)設(shè)計的功能關(guān)系，與實際信號的延時無關(guān)。它支持原理圖、 VHDL 和 Verilog語言文本文件，以及波形與 EDIF 的格式的文件作為設(shè)計輸入，并支持這些文件的任意混合設(shè)計；具有門級仿真器，可進行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結(jié)果。 六、 DDS 的仿真 采用 MAX+plus II 來實現(xiàn) DDS 的編譯和仿真。其頂層設(shè)計可采用 VHDL 語言描述，也可采用電路原理圖方式進行描述。 五、 DDS 的 VHDL 描述 DDS 的整個芯片引腳圖 ,如圖 所示 : 圖 DDS芯片引腳圖 它是整個設(shè)計的頂層模塊，共有 8 組輸入端口和 5 組輸出端口： sysclc 是基 準時鐘信號， resetn 是復(fù)位信號， fwwrn， pwwrn 分別是頻率和相位輸入控制字， freq1， freq2 是兩個頻率輸入字信號， phaseword 是相位調(diào)制信號， askword是幅度調(diào)制信號， sin， cos 表示經(jīng)相位累加器后的輸出正弦信號的位置符號，msin， mcos 是經(jīng)相位調(diào)制器后的輸出正弦信號的位置符號， askout 是最后輸出的正弦波幅度信號。 波形存儲器（即，正弦 ROM 查找表） (sinlup)把存儲在相位累加器中的抽樣值轉(zhuǎn)換成正弦波幅度的數(shù)字量函數(shù)，可理解為相位到幅度的轉(zhuǎn)換。如圖 所示 : 圖 DDS的構(gòu)成圖 圖中相位累加器（ phasea）是整個 DDS 的核心，在這里完成相位累加功能，其輸入是相位增量，又可稱為頻率控制字 ? ?0:1?NFW ，由于 ? ?0:1?NFW 與輸出頻率 of 是簡單的線性關(guān)系： ? ? coN ffNFW 20:1 ?? （ 4－ 1） 事實上當(dāng)基準時鐘 cf 是 N2 時， ? ?0:1?NFW 就等于 of 。 四、 DDS 的設(shè)計 在 DDS 的設(shè)計中其最基本的構(gòu)件是相位累加器和波 形存貯器。 由上面的分析可得 DDS 的輸出頻率： ? ?cNo fNFWf 2 0:1?? （ 29） 由上式可知， DDS 的最小輸出頻率為： cNo ff 21? （ 210） DDS 的頻率分辨率為： cNo ff 21? （ 211） DDS 頻率輸入字的計算： FW(N1:0) = 2Nf0/fc （ 212） 三、 DDS基本結(jié)構(gòu)組成 一個基本的 DDS 系統(tǒng)由數(shù)控振蕩器（ NCO）、數(shù)模轉(zhuǎn)換器（ DAC）和低通濾波器（ LPF）三部分構(gòu)成，如圖 所示： 圖 DDS 的基本結(jié)構(gòu) 數(shù)控振蕩器（ NCO）產(chǎn)生頻率可控制的數(shù)字正弦載波，通過數(shù)模轉(zhuǎn)換器（ DAC）得到模擬正弦波，最后經(jīng)過低通濾波器（ LPF）除去各種干擾信號。因此，通過改變頻率控制字 K 就可以改變輸出頻率 of 。在每一個時鐘周期， N位相位累加器與其反饋值進行累加，其結(jié)果的高 L位作為查詢表的地址，然后從 ROM中讀出相應(yīng)的幅度值送到 DAC。 DDS 工作原理框圖如圖 所示： 圖 DDS 原理框圖 其實質(zhì)是以基準頻率源（系統(tǒng)時鐘）對相位進行
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