【正文】 clk=c_debounce)。特別要注意的是，彈跳消除電路所使用的脈沖信號的頻率必須比其他電路使用的脈沖信號的頻率更高；通常將掃描電路的工作頻率定在100KHz左右，而將彈跳消除電路的工作頻率定在200KHZ左右，其工作頻率通常是前者的2倍或者更高。 彈跳現(xiàn)象產(chǎn)生錯誤的抽樣結(jié)果 如果調(diào)整抽樣頻率，彈跳現(xiàn)象就可以獲得改善。鍵盤輸入采樣時鐘 按鍵消抖電路由于設(shè)計采用的矩陣式鍵盤是機械開關(guān)結(jié)構(gòu)，因此在開關(guān)切換的瞬間會在接觸點出現(xiàn)信號來回彈跳的現(xiàn)象，對于電子密碼鎖這種靈敏度較高的電路這種彈跳將很可能會造成誤動作輸入，從而影響到密碼鎖操作的正確性。 按鍵位置信號SIGNAL KSCAN:STD_LOGIC_VECTOR(3 DOWNTO 0)。CLK_1K:時鐘信號SIGNAL K_SRCLK: STD_LOGIC 。若輸入時鐘為CLK，N位計數(shù)器的輸出為Q[N1..0]，則Q(0)為CLK的2分頻脈沖信號，Q(1)為CLK的4分頻脈沖信號，Q(2)為CLK的8分頻脈沖信號……Q(N1)為CLK的2N分頻脈沖信號；Q(5 DOWNTO 4)取得的是一個脈沖波形序列，其值依00－01－10－11－00－01周期性變化，其變化頻率為CLK的32分頻。當(dāng)一個系統(tǒng)中需使用多種操作頻率的脈沖波形時，最方便的方法之一就是利用一計數(shù)器來產(chǎn)生各種需要的頻率。：通過時序產(chǎn)生鍵盤掃描信號，由鍵盤輸入密碼或者功能按鍵，當(dāng)然在這過程中要經(jīng)過按鍵去抖，最后將將所輸入的鍵盤值譯碼得到具體的數(shù)字或者功能鍵；將輸入值輸入鍵盤數(shù)據(jù)存儲器，在這里面可以將鍵盤值存儲或者清除，再經(jīng)過比較電路，比較輸入值與原來存儲的是否一致，如果一致則開啟鎖，如果不一致則報警（在報警后可以通過輸入萬能密碼或者斷電復(fù)位等可以解決）；在經(jīng)過存儲電路時，同時將所輸入的值通過LED顯示出來，顯示將通過BCD譯碼電路，將所獲取的值顯示在LED數(shù)碼管上。液晶顯示具有高速顯示、高可靠性、易于擴展和升級等優(yōu)點，但是普通液晶顯示屏存在亮度低、對復(fù)雜環(huán)境的適應(yīng)能力差等缺點，在低亮度的環(huán)境下還需要加入其它輔助的照明設(shè)備，驅(qū)動電路設(shè)計相對復(fù)雜，因此本設(shè)計的顯示電路使用通用的LED數(shù)碼管。如，若選用七段數(shù)碼管顯示電路，主要將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼。模塊功能：用于密碼的更改，密碼的清除，以及對密碼鎖的工作狀態(tài)更改，對輸入密碼次數(shù)的計數(shù)功能，還有就是更智能化，更符合人們的思維，按鍵的時候都是習(xí)慣看輸入數(shù)字的移位情況。開發(fā)板鍵盤具有低成本、可靠性高、構(gòu)成電路簡單、技術(shù)成熟和應(yīng)用廣泛等特點，因此將其應(yīng)用到通用電子密碼鎖中還是比較適宜的。模塊的功能是：將用戶通過鍵盤輸入的數(shù)字密碼，確認(rèn)密碼是否輸入，產(chǎn)生電路中使用的三種不同頻率的工作脈沖波形，即系統(tǒng)時鐘脈沖、彈跳消除取樣信號和鍵盤掃描信號；為了加強按鍵按下的準(zhǔn)確性加了去抖模塊。也就是說，設(shè)計分為四個大的功能模塊。 電子密碼外觀圖上圖為在實驗開發(fā)板上實現(xiàn)，使用開發(fā)板有十六個按鍵，分別對應(yīng)數(shù)字0到9和各個功能鍵，LED顯示為開發(fā)板上數(shù)碼管顯示。（7）萬能密碼：為了怕使用者忘記密碼，系統(tǒng)可在設(shè)計時考慮設(shè)計一個萬用密碼，不論原來密碼是什么，只要輸入萬能密碼就能開鎖。（5）解除電鎖：按下此鍵會檢查輸入的密碼是否正確，密碼正確即開鎖。（3）密碼更改：按下此鍵時會將目前的數(shù)字設(shè)定成新的密碼。 系統(tǒng)設(shè)計要求 設(shè)計一個具有較高安全性和較低成本的通用電子密碼鎖，具體功能要求如下：（1）數(shù)碼輸入：每按下一個數(shù)字鍵，就輸入一個數(shù)值，并在顯示器上的顯示出該數(shù)值，同時將先前輸入的數(shù)據(jù)依序左移一個數(shù)字位置。方案三：利用FPGA設(shè)計電子密碼鎖，其成本低，設(shè)計方便（有相應(yīng)的開發(fā)板），現(xiàn)有資源充足，實現(xiàn)比較容易，更利于系統(tǒng)的維護(hù)改進(jìn)和升級，可靠性更高，更安全。雖然有靈活的設(shè)計和豐富的IO端口，但是單片機設(shè)計的缺點是程序運行時容易出現(xiàn)跑飛現(xiàn)象。雖然采用數(shù)字密碼鎖電路的好處是設(shè)計簡單，但是由于其是純電路實際，在系統(tǒng)運行時，延時會比較嚴(yán)重。系統(tǒng)正常狀態(tài)的恢復(fù)可采用萬能密碼輸入或者系統(tǒng)掉電恢復(fù)。誤碼輸入的保護(hù)措施如前所述，電子密碼鎖的設(shè)計應(yīng)考慮自身的安全保密性，由于編碼和捕捉密碼的實驗都是隨機的，若要使P=1 NT趨近于0，必須采取誤碼輸入的保護(hù)措施。另外，相同制式下不同的基底對編碼總量NT會有影響，而且基底的選擇也會影響到硬件電路的設(shè)計。其中a為基數(shù)，i為位數(shù)，a和i的選取應(yīng)該滿足NT≥NTL ， a=2，3，4，10，12，14，16。一般來說，當(dāng)NT選定之后，NT的上限NTH原則上是越大越安全，但一般設(shè)計時取NTH=(10～1000)NTL較為合理。即：TEN=(NTLt/2n)/x顯然若使NT=NTL，則TrTEN，則使分段隨機試驗不易成功。若每一次開鎖操作時間為t，為便于做隨機試驗，將NT分為n段并期望在1/n段的1/2處開鎖成功。故NT應(yīng)有合理的上限和下限。3 系統(tǒng)總體設(shè)計 電子密碼鎖設(shè)計的原理編碼總量的確定電子密碼鎖隨機開鎖成功的概率定義為：P=1/NT其中P為隨機開鎖成功概率，NT為密碼編碼總量。一般包括：①實驗或開發(fā)所需的各類基本信號發(fā)生模塊；②FPGA/CPLD輸出信息顯示模塊；③監(jiān)控程序模塊；④目標(biāo)芯片適配座以及上面的FPGA/CPLD目標(biāo)芯片和下載電路。（2）QuartusⅡ軟件開發(fā)工具本設(shè)計采用的軟件開發(fā)工具是美國Altera公司的QuartusⅡ，它支持多種設(shè)計輸入方法，包括原理圖輸入、文本輸入（如AHDL，VHDL，Verilog HDL文本文件）和第三方EDA工具輸入文件（如EDIF，HDL，VQM文件），利用該工具所配備的編輯、編譯、仿真綜合、芯片編程等功能，可將設(shè)計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中(如FPGA芯片)，做成ASIC芯片。這是用VHDL語言設(shè)計系統(tǒng)硬件的最突出的優(yōu)點。半導(dǎo)體制造廠基于這種網(wǎng)表生成ASIC芯片的制造工藝，F(xiàn)PGA則基于這種網(wǎng)表生成用以配置FPGA芯片的位流文件。邏輯綜合與所使用的邏輯綜合工具有關(guān)，由邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的EDIF（Electronic Design Interchange Format）網(wǎng)表。 自上而下（TOP DOWN）的設(shè)計方法自上而下的設(shè)計方法是現(xiàn)代電子系統(tǒng)的新型設(shè)計策略，它從設(shè)計的總體要求出發(fā)，自上而下地逐步從系統(tǒng)數(shù)學(xué)模型的設(shè)計與仿真，到數(shù)據(jù)流級的設(shè)計與仿真，選擇系統(tǒng)設(shè)計方案，最后完成系統(tǒng)硬件的整體設(shè)計。通過配置技術(shù)，可以選取多種不同的結(jié)構(gòu)體，以便對一個設(shè)計任務(wù)采用仿真工具進(jìn)行多種配置的性能實驗。用戶可以構(gòu)造一個包集合，用以存放常數(shù)、數(shù)據(jù)類型、函數(shù)和過程，該包集合經(jīng)編譯后便自動加到WORK庫中。包集合包集合屬庫中的一個層次，是一種可編譯的源設(shè)計單元。一旦說明，庫中的數(shù)據(jù)對該設(shè)計單元就是可見的，從而共享已經(jīng)編譯過的設(shè)計結(jié)果。庫庫是經(jīng)編譯后的實體、結(jié)構(gòu)體、包集合和配置的集合。一個設(shè)計可以有多個結(jié)構(gòu)，分別代表該器件的不同實現(xiàn)方案。在其對應(yīng)的初級設(shè)計單元實體說明被編譯并且被并入設(shè)計庫之后，它就可以單獨地被并入該設(shè)計庫中。實體實體說明部分是說明一個器件的外觀視圖，即從器件外部看到的器件外貌，其中包括器件的端口，同時也可以定義參數(shù)，并把參數(shù)從外部傳入模塊內(nèi)部，主要用于描述所設(shè)計的系統(tǒng)的外部接口。 VHDL語言的基本結(jié)構(gòu)VHDL（Very high speed integrated circuit Hardware Description Language）硬件描述語言從高于邏輯級的抽象層次上描述硬件的功能、信號連接關(guān)系及定時關(guān)系。包括器件型號、速度、面積、功耗、引腳分配、時鐘網(wǎng)絡(luò)資源的分配、模塊在器件中的定位等約束。所有的仿真都可使用同一個測試激勵。測試激勵：指測試文件，他調(diào)用FPGA設(shè)計的頂層模塊，同時產(chǎn)生頂層模塊需要的輸入信號，稱之為激勵信號，使用行為描述即可，不要求可綜合。而行為級模型只是規(guī)定其功能，無延時信息，跟工藝無關(guān)，但門級模型和版圖級模型跟工藝密切相關(guān)。對于RAM模型的控制信號，不同的廠家其規(guī)定不一定相同，如寫使能信號，有的廠家規(guī)定高電平有效，有的廠家規(guī)定低電平有效。工藝庫中有各種宏功能模塊和基本功能單元，含有他們的行為級模型、門級模型、布線模型等信息。在門級，由綜合工具產(chǎn)生的門級網(wǎng)表來描述。 系統(tǒng)設(shè)計流程（左邊的箭頭線太短了，最好和右邊對稱）對于FPGA的設(shè)計而言，不需要關(guān)心電路級和版圖級，只考慮系統(tǒng)級、算法級、RTL級、門級4個層次的行為域描述和結(jié)構(gòu)域描述即可。每一級又都分3個側(cè)面來描述：行為域描述、結(jié)構(gòu)域描述、物理域描述。有時要反復(fù)修改，經(jīng)過多次這樣的迭代才能完成最后的設(shè)計。一般情況下，對RTL級的描述即原理圖或者HDL設(shè)計代碼的修改最多也最有效。需要說明的是，如果仿真驗證不對或者某一步有錯，就要返回修改。設(shè)計的密碼鎖可設(shè)置任意密碼，比一般的四位密碼鎖具有更高的安全可靠性，因此，采用FPGA 開發(fā)的數(shù)字系統(tǒng),不僅具有很高的工作可靠性,其升級與改進(jìn)也極其方便，應(yīng)用前景十分良好。采用VHDL語言使用自頂向下的方法對系統(tǒng)進(jìn)行了描述，并在FPGA芯片CycloneⅡ上實現(xiàn)。由于FPGA具有現(xiàn)場可編程功能，當(dāng)設(shè)計需要更改時，只需更改FPGA中的控制和接口電路，利用EDA工具將更新后的設(shè)計下載到FPGA中即可，無需更改外部電路的設(shè)計，大大提高了設(shè)計的效率。在實際應(yīng)用中，由于程序容易跑飛，系統(tǒng)的可靠性能較差。希望通過不斷的努力，使電子密碼鎖在我國也能得到廣泛應(yīng)用。但國內(nèi)自行研制開發(fā)的電子鎖，其市場結(jié)構(gòu)尚未形成，應(yīng)用還不廣泛。目前，在西方發(fā)達(dá)國家，電子密碼鎖技術(shù)相對先進(jìn)，種類齊全，電子密碼鎖已被廣泛應(yīng)用于智能門禁系統(tǒng)中，通過多種更加安全，更加可靠的技術(shù)實現(xiàn)大門的管理。但較實用的還是按鍵式電子密碼鎖。電子鎖只需記住一組密碼，無需