【正文】 SE 。 STANDARD程序包中定義了許多基本的數(shù)據(jù)類型、子類型和函數(shù)。 STANDARD和 TEXTIO程序包。這些程序包重載了可用于 INTEGER型及STD_LOGIC和 STD_LOGIC_VECTOR型混合運(yùn)算的運(yùn)算符，并定義丁一個(gè)由 STD_LOGIC_VECTOR型到INTEGER型的轉(zhuǎn)換函數(shù)。 STD_LOGIC_ARITH程序包： IEEE庫中，此程序包在 STD_LOGIC_1164程序包的基礎(chǔ)上擴(kuò)展了三個(gè)數(shù)據(jù)類型 UNSIGNED、SIGNED和 SMALL_INT，井為其定義了相關(guān)的算術(shù)運(yùn)算符和轉(zhuǎn)換函數(shù)。 ? 如果要使用這個(gè)程序包中的所有定義，可利用 USE語句： USE ； 常用的預(yù)定義的程序包有： STD_LOGIC_1164程序包： 是最常用的程序包。 ? 程序包包體說明語句中包含著包頭中列舉的子程序和元件的具體實(shí)現(xiàn)，即程序體，而包頭則僅僅給出一個(gè)子程序名或元件的元件名和端口。一個(gè)完整的程序包中，包頭名與包體名同名。 ? 程序包結(jié)構(gòu)中，包體并非總是必須的。 ? 包體以 PACKAGE BODY開頭，保存專用信息，包括局部數(shù)據(jù)類型、子程序?qū)崿F(xiàn)（子程序體）等。 程序包的組成 ? 程序包由包頭（程序包的聲明部分）和包體（程序包的內(nèi)容部分）兩部分組成。多個(gè)程序包可以并入一個(gè) VHDL庫中，使之適用于更一般的訪問和調(diào)用范圍。 程序包 Package 在 VHDL中，常量、數(shù)據(jù)類型、子程序可以在實(shí)體說明部分、結(jié)構(gòu)體部分中加于說明，且實(shí)體說明部分所定義的常量、數(shù)據(jù)類型、子程序在相應(yīng)的結(jié)構(gòu)體中是可見的（即可以被調(diào)用），但對(duì)于其他的設(shè)計(jì)實(shí)體是不可見的。 * VITAL庫 ? 使用 VITAL庫，可以提高 VHDL門級(jí)時(shí)序模擬的精度，因而只在 VHDL仿真器中使用。即： LIBRARY ieee； USE ； STD庫 ? VHDL語言標(biāo)準(zhǔn)定義了兩個(gè)標(biāo)準(zhǔn)程序包，即STANDARD和 TEXTIO程序包 (文件輸入輸出程序包 )， ? STD庫符合 VHDL標(biāo)準(zhǔn)，在應(yīng)用中不必顯式表達(dá)，即如下語句是不必要的： LIBRARY STD； USE ； 表 71 IEEE和 STD庫中程序包內(nèi)容 庫名 程序包名 包中預(yù)定義內(nèi)容 std standard VHDL類型，如 bit,bit_vector ieee Std_logic_1164 定義了 Std_logic, Std_logic_vector等數(shù)據(jù)類型 Numeric_std 定義了基于 Std_logic_1164中定義的數(shù)據(jù)類型之上的算術(shù)運(yùn)算符，如 +、 、 SHR、 SHL Std_logic_arith 定義了有符號(hào)、無符號(hào)類型，及相應(yīng)的算術(shù)運(yùn)算 Std_logic_signed 定義了對(duì)于 Std_logic, Std_logic_ vector的有符號(hào)算術(shù)運(yùn)算 Std_logic_unsigned 定義了對(duì)于 Std_logic, Std_logic_ vector的無符號(hào)算術(shù)運(yùn)算 WORK庫 WORK庫是用戶的 VHDL設(shè)計(jì)的現(xiàn)行工作庫，即用戶自己建的目錄，存放用戶設(shè)計(jì)和定義的 —些設(shè)計(jì)單元和程序包。 ? 注意，在 IEEE庫中符合 IEEE標(biāo)準(zhǔn)的程序包并非符合VHDL語言標(biāo)準(zhǔn)，如 STD_LOGIC_1164程序包。 LIBRARY ieee； 打開 IEEE庫 USE ； 調(diào)用 std_logic_1164程序包中的 std_logic數(shù)據(jù)類型定義 USE ； 調(diào)用 std_logic_unsigned中的操作符重載函數(shù) 庫分為 5種： IEEE庫 STD庫 ASIC庫 用戶定義的庫及 WORK庫 VITAL庫 IEEE庫 ? IEEE庫是 VHDL設(shè)計(jì)中最為常見的庫，它包含有 IEEE標(biāo)準(zhǔn)的程序包和其他一些支持工業(yè)標(biāo)準(zhǔn)的程序包。因此，可以把庫看成是一種用來存儲(chǔ)預(yù)先完成的程序包、數(shù)據(jù)集合體和元件的倉庫。 它是為了提高設(shè)計(jì)效率以及使設(shè)計(jì)遵循某些統(tǒng)一的語言標(biāo)準(zhǔn)或數(shù)據(jù)格式，而將一些有用的信息匯集在一個(gè)或幾個(gè)庫中以供調(diào)用。 END behave。 END IF。 ELSIF(clk?event AND clk=?1?) THEN IF (ci＝ ‘ 1? ) THEN q＜＝ q+1。 LIBRARY ieee； USE ； USE ； ENTITY tm16 IS GENERIC (twidth : integer : = 4 )； PORT ( ci : IN std_logic； res : IN std_logic； clk : IN std_logic； co : OUT std_logic； q : BUFFER std_logic_vector ( twidth1 DOWNTO 0 ) END tm16； 打開操作符重載函數(shù) ARCHITECTURE behave OF tm16 IS BEGIN co＜＝ ‘ 1?WHEN (q =“1111”AND ci＝ ‘ 1?) ELSE?0??，F(xiàn)在出現(xiàn)一個(gè)問題，算術(shù)運(yùn)算只能用于整型，不能用于 STD_LOGIC類型。 題目分析： 計(jì)數(shù)器概念同上即在 CLK上升沿時(shí)輸出值 Q=Q+1； 異步清零：只要清零信號(hào) RES有效， Q=0； 進(jìn)位輸入：在進(jìn)位輸入 Ci=1時(shí)，才對(duì)時(shí)鐘信號(hào) CLK進(jìn)行計(jì)數(shù)； 進(jìn)位輸出： Q=1111時(shí)來個(gè)脈沖本計(jì)數(shù)器清零，進(jìn)位輸出Co=1，使下級(jí)計(jì)數(shù)器加 1計(jì)數(shù)。 ENTITY CNT4 1S PORT(CLK： IN BIT； Q ： OUT INTEGER RANGE（ 15 DOWNTO 0））； END； ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1： INTEGER RANGE（ 15 DOWNTO 0） 。 注意：表面上 BUFFER具有雙向端口 INOUT的功能，但實(shí)際上其輸入功能是不完整的，它只能將自己輸出的信號(hào)再反饋回來。 BUFFER類型與操作符重載函數(shù) 【 例 63】 4位計(jì)數(shù)器設(shè)計(jì)。 END decoder3to8； ARCHITECTURE behave OF decoder3to8 IS BEGIN output=”00000001”SLL input； 被移位部分是常數(shù) ! END behave； 【 例 72】 乘方和取絕對(duì)值語法例 SIGNAL a， b： INTEGER RANGE 8 to 7； SIGNAL c： INTEGER RANGE 0 to 5； SIGNAL d： INTEGER RANGE 0 to 3； a=ABS(b)； c=2**d； VHDL操作符優(yōu)先級(jí) 運(yùn)算符 優(yōu)先級(jí) NOT, ABS, ** 優(yōu)先級(jí)高 優(yōu)先級(jí)低