【正文】 to 0)。 cout6:out std_logic)。entity t6 is port(clk6,rst6,en6:in std_logic。 use 。圖 33 10 進(jìn)制計(jì)數(shù)器 RTL 圖圖 34 10 進(jìn)制計(jì)數(shù)器時(shí)序仿真圖 6 進(jìn)制計(jì)數(shù)器設(shè)計(jì) ——6 進(jìn)制計(jì)數(shù)器 ，對(duì)數(shù)字做記錄當(dāng)計(jì)數(shù)器記錄到 5 之后產(chǎn)生進(jìn)位，有進(jìn)位端 cont復(fù)位端 rst6 和使能端 en6。end process。 end if。 else cout10=39。 if cqi=9 then cout10=39。 end if。)。 else cqi:=(others = 39。139。139。 elsif clk1039。039。139。architecture one of t10 is begin process(clk10,rst10,en10) variable cqi:std_logic_vector(3 downto 0)。 cout10:out std_logic)。entity t10 is port(clk10,rst10,en10:in std_logic。 ——10 進(jìn)制計(jì)數(shù)器use 。東北石油大學(xué)硬件課程設(shè)計(jì)9圖 31 分頻電路的時(shí)序仿真圖 圖 32 分頻控制電路模塊圖 10 進(jìn)制計(jì)數(shù)器設(shè)計(jì) ——10 進(jìn)制計(jì)數(shù)器 ，對(duì)數(shù)字做記錄當(dāng)計(jì)數(shù)器記錄到 9 之后產(chǎn)生進(jìn)位，有進(jìn)位端 cont復(fù)位端 rst10 和使能端 en10。 end process。 end if。139。039。 thencout:=cout+1。event and clk=39。 architecture bhv of counter is beginprocess(clk)variable coutinterger:=0。 ——輸入的時(shí)鐘信號(hào) 5MHz co: buffer std_logic)。 use 。 分頻電路設(shè)計(jì)——將輸入的時(shí)鐘信號(hào)頻率改變?yōu)槲覀冃枰臅r(shí)鐘頻率libraby ieee。 數(shù)字秒表計(jì)時(shí)控制電路控制狀態(tài)機(jī)計(jì)時(shí)電路 顯示電路時(shí)基分頻電路 計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器十制計(jì)數(shù)器圖 21 系統(tǒng)設(shè)計(jì)原理框圖東北石油大學(xué)硬件課程設(shè)計(jì)8第 3 章 電子秒表設(shè)計(jì)根據(jù)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)原理，寫出各個(gè)電路的 VHDL 語言，并且對(duì)各個(gè)電路進(jìn)行仿真，并根據(jù)時(shí)序仿真圖觀察設(shè)計(jì)的電路是否正確。本系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖 21所示，它主要由控制模塊、時(shí)基分頻模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。將前一個(gè)位置的進(jìn)位接到下一個(gè)位置的時(shí)鐘信號(hào)以完成各個(gè)位置計(jì)數(shù)情況和前面位置計(jì)數(shù)情況的鏈接。在設(shè)計(jì)時(shí)運(yùn)用 10 進(jìn)制計(jì)數(shù)器和 6 進(jìn)制計(jì)數(shù)器對(duì)秒表的各個(gè)位置進(jìn)行計(jì)數(shù)和顯示，在百分之一秒和十分之一秒對(duì)位置各用一個(gè)帶進(jìn)位對(duì) 10 進(jìn)制計(jì)數(shù)器來對(duì)其計(jì)數(shù)和顯示。該秒表可以精確到百分之一秒并且記錄對(duì)范圍是 00 分 00 秒 00 毫秒~59 分 59 秒 99 毫秒。點(diǎn)擊〖確定〗繼續(xù)，因?yàn)檫@不影響軟件的正常使用。東北石油大學(xué)硬件課程設(shè)計(jì)6 軟件的啟動(dòng)方式方法一、直接雙擊桌面上的圖標(biāo) ，可以打開 Quartus II 軟件；方法二、執(zhí)行：【開始】→【程序】→【Altera】→【Quartus II 】→【Quartus II TalkBack Install】菜單命令，可以打開軟件。Altera 在 Quartus II 中包含了許多諸如 SignalTap II、Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡(jiǎn)便的使用方法。Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。東北石油大學(xué)硬件課程設(shè)計(jì)5 Quartus II 概述Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 VHDL 的設(shè)計(jì)流程它主要包括以下幾個(gè)步驟：：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。 （4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （3）VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。你要設(shè)計(jì)的是什么，你就直接從庫(kù)中調(diào)出來用就行了。有專家認(rèn)為，在新的世紀(jì)中，VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1993 年，IEEE 對(duì)VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本， （簡(jiǎn)稱 93 版） 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱 87 版)之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。1993 年更進(jìn)一步修訂，變得更加完備，成為 A I/IEEE 的 A I/IEEE STD 10761993 標(biāo)準(zhǔn)。最初是由美國(guó)國(guó)防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 東北石油大學(xué)硬件課程設(shè)計(jì)3 硬件描述語言——VHDL VHDL 的簡(jiǎn)介VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。隨著科技的進(jìn)步，電子產(chǎn)品的更新日新月異，EDA 技術(shù)作為電子產(chǎn)品開發(fā)研制的源動(dòng)力，已成為現(xiàn)代電子設(shè)計(jì)的核心。 系統(tǒng)描述方式的發(fā)展趨勢(shì)（1）描述方式簡(jiǎn)便化圖形化的描述方式具有簡(jiǎn)單直觀、容易掌握的優(yōu)點(diǎn)，是未來主要的發(fā)展趨勢(shì)。（2）高效的仿真工具一方面是要建立合理的仿真算法；另一方面是要更好地解決系統(tǒng)級(jí)仿真中，系統(tǒng)模型的建模和電路級(jí)仿真中電路模型的建模技術(shù)。（5）向低電壓、低功耗方面發(fā)展集成技術(shù)的飛速發(fā)展，工藝水平的不斷提高，節(jié)能潮流在全世界的興起，也為半導(dǎo)體工業(yè)提出了向降低工作電壓、降低功耗的方向發(fā)展。（3）向可預(yù)測(cè)延時(shí)方向發(fā)展東北石油大學(xué)硬件課程設(shè)計(jì)2為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求，可編程邏輯器件的高速可預(yù)測(cè)延時(shí)是非常必要的。（2）向在系統(tǒng)可編程方向發(fā)展