【正文】 ess(osc)beginif(osc=39。osd=not d_ff(26)。end if。if(d_ff(27 downto 0)=2e8)thend_ff(27 downto 0)=0000000000000000000000000000。以上為字庫“亞運會”first:processbeginwait until clk=39。D6=10010001when lie0(6 downto 0)=0000000else10111000when lie0(6 downto 0)=0000001else01001000when lie0(6 downto 0)=0000010else00000000。D4=10000001when lie0(6 downto 0)=0000000else10111010when lie0(6 downto 0)=0000001else01011011when lie0(6 downto 0)=0000010else00000000。D2=10010001when lie0(6 downto 0)=0000000else10000000when lie0(6 downto 0)=0000001else01010100when lie0(6 downto 0)=0000010else00000000。D0=10000000when lie0(6 downto 0)=0000000else10000100when lie0(6 downto 0)=0000001else00010000when lie0(6 downto 0)=0000010else00000000。begin=data。signal d0,d1,d2,d3,d4,d5,d6,d7:std_logic_vector(7 downto 0)。signal d_ff:std_logic_vector(27 downto 0)。signal osc:std_logic。行End weng。 lie:out std_logic_vector(7 downto 0)。Use 。Use 。end a。end if。data=d7。data=d6。data=d5。data=d4。data=d3。data=d2。data=d1。data=d0。039。 and osc39。second:process(osc)begin if(osc=39。osc=not d_ff(10)。else d_ff(27 downto 0)=d_ff+1。139。d7=10000000。d5=10010001。d3=10010001。d1=10010001。lie=st1。signal lie0:std_logic_vector(6 downto 0)。signal data:std_logic_vector(7 downto 0)。signal osd:std_logic。Architecture a of peng issignal st1:std_logic_vector(7 downto 0)。 列 :out std_logic_vector(7 downto 0))。ENTITY peng isport(clk,en:in std_logic。use 。library ieee。為了顯示出整個漢字，首先分布好漢字排列，以行給漢字信息；然后以1Hz頻率的時序逐一點亮每一列，即每列逐一加高電平，同時行給漢字信息，根據(jù)人眼的視覺殘留特性，使之形成整個漢字的顯示。本文的系統(tǒng)設計是采用一種動態(tài)分時掃描技術來實現(xiàn)的。 本人的工作本人負責硬件的設計，安裝和調試，主要進行如下工作：（1）根據(jù)模塊化的思想進行設計，畫出設計原理圖（2）確定每個元器件的參數(shù)（3）按照設計的硬件原理圖進行排版布局（4）焊接元器件（5）進行硬件的調試（6）與下載好程序的FPGA板連接，與軟件結合后進行再一次的調試第二章 設計方案本文設計的LED點陣模塊，共由8*8=64個LED發(fā)光二極管組成。 功能要求（1）基本功能基于FPGA設計一個8*8的點陣顯示控制器，基本要求為能夠靜態(tài)顯示一個漢字。下面是分層設計的一些優(yōu)點：（1）提供更簡單快捷的驗證與仿真（2）允許多個工程師同時進行設計（3）加快設計編輯（4）產品設計更易于理解（5）高效的管理設計流程分層設計也有其一定的缺點：通過分層約束，F(xiàn)PGA中的映射設計可能不是最佳，這可能會降低設備利用率和設計性能。每種方法都有其優(yōu)點和不利之處。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 因此它可以使設計成果在設計人員之間方便地進行交流和共享, 從而減小硬件電路設計的工作量, 縮短開發(fā)周期。在設計過程中 , 設計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計 , 而是一些模塊的累加。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結構來實現(xiàn)。 　　(4) VHDL 語言的設計描述與器件無關 　　采用 VHDL 語言描述硬件電路時, 設計人員并不需要首先考慮選擇進行設計的器件。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。 既支持模塊化設計方法, 也支持層次化設計方法。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn), 這是其他硬件描述語言所不能比擬的。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： 　　(1) VHDL 語言功能強大 , 設計方式多樣 　　VHDL 語言具有強大的語言結構, 只需采用簡單明確的VHDL語言程序就可以描述十分復雜的硬件電路。這種將設計實體分成內外部分的概念是VHDL系統(tǒng)設計的基本點。VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。 VHDL主要用于描述數(shù)字系統(tǒng)的結構，行為，功能和接口。 VHDL語言VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。另外，EDA軟件的功能日益強大，原來功能比較單一的軟件，現(xiàn)在增加了很多新用途。如PCB的制作、電子設備的研制與生產、電路板的焊接、ASIC的制作過程等。 　　科研方面主要利用電路仿真工具（multiSIM或PSPICE）進行電路設計與仿真；利用虛擬儀器進行產品測試；將CPLD/FPGA器件實際應用到儀器設備中；從事PCB設計和ASIC設計等。主要是讓學生了解EDA的基本概念和基本原理、掌握用HDL語言編寫規(guī)范、掌握邏輯綜合的理論和算法、使用EDA工具進行電子電路課程的實驗驗證并從事簡單系統(tǒng)的設計。EDA在教學、科研、產品設計與制造等各方面都發(fā)揮著巨大的作用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。 現(xiàn)在對EDA的概念或范疇用得很寬。EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了EDA技術的迅速發(fā)展。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。因此，本文闡述了基于FPGA和VHDL語言實現(xiàn)在8*8點陣上顯示漢字