【正文】 樣的數(shù)字信號(hào)經(jīng)過低通濾波器（LPF）抑止高頻分量后，再通過DDS（數(shù)字頻率合成器）進(jìn)行數(shù)字混頻，就能夠得到GMSK數(shù)字已調(diào)信號(hào)。所以，在工程實(shí)現(xiàn)上必須盡量避免這一問題。在輸入數(shù)據(jù)為隨機(jī)序列的情況下，會(huì)導(dǎo)致已調(diào)信號(hào)包絡(luò)起伏。調(diào)制器的原理結(jié)構(gòu)如圖42所示。在時(shí)刻，只與輸入數(shù)據(jù)和有關(guān)，而只取決于其截短長(zhǎng)度，因此的狀態(tài)是有限的，這樣由形成的和也只有有限個(gè)波形。圖41 PLL型GMSK調(diào)制器實(shí)際應(yīng)用較多的實(shí)現(xiàn)方法是波形存儲(chǔ)正交調(diào)制法。另一種實(shí)現(xiàn)方法是采用鎖相環(huán)的PLL型調(diào)制器，如圖41所示。4 GMSK調(diào)制器的實(shí)現(xiàn)方案及其比較 傳統(tǒng)的實(shí)現(xiàn)方法在工程實(shí)現(xiàn)上，最簡(jiǎn)單的方法是用基帶高斯脈沖序列直接調(diào)制VCO的頻率。因此，通常的方法是預(yù)先將積分器的輸出響應(yīng)存在RAM中，再以延遲得方式獲得前后碼元的信息，最后查表取出積分器的輸出。這里以BT = ，也就是僅考慮前后相鄰碼元的影響。圖35，我們直觀地給出高斯低通濾波器的沖擊響應(yīng)的時(shí)域波形圖35 高斯低通濾波器的響應(yīng)具體的模擬濾波器的設(shè)計(jì)方法這里我們不不贅述了。從而降低信號(hào)頻帶寬度提高頻譜利用率，同時(shí)降低對(duì)相鄰信道的干擾（ACI）。這里我們對(duì)它進(jìn)行分析是因?yàn)樽鳛楸疚闹兄攸c(diǎn)研究的非相干差分解調(diào)器需要在調(diào)制器端采用差分編碼。第二章中還會(huì)介紹針對(duì)不同的解調(diào)方案的其它的差分編碼的方法。圖44B為碼元序列為101110001011時(shí)，NRZ，NRZ1以及上文中的差分編碼進(jìn)行比較。如果輸入信號(hào)是一個(gè)二進(jìn)制單極性序列，則編碼序列定義為： (39)其中，i是比特序列的指數(shù)。因?yàn)?，每一個(gè)比特的錯(cuò)誤會(huì)失相鄰的比特也出錯(cuò)。差分編碼中信息由相位的差值來(lái)表示，因而克服了相位模湖帶來(lái)得影響。差分編碼將信息存儲(chǔ)在相位得變化中，而不是相位得本身上。圖33 GMSK調(diào)制器原理框圖 差分編碼圖33是直接數(shù)值調(diào)頻方案的原理框圖。下文我們將具體分析GMSK調(diào)制器設(shè)計(jì)的幾個(gè)方面：差分編碼，高斯低通濾波器等。 GMSK調(diào)制器及其實(shí)現(xiàn)圍繞著GMSK信號(hào)的產(chǎn)生，人們不斷探尋，并且提出了多種地調(diào)制方式。因此，在希望得到的射頻帶寬和由于碼間干擾造成的誤碼性能的下降之間的折衷，是選擇高斯濾波器時(shí)面臨的問題。這就是碼間干擾。圖中三段曲線分別代表第K1,K,K+1個(gè)碼元的時(shí)域波形。這就會(huì)造成碼間干擾，并導(dǎo)致接收機(jī)在檢測(cè)一個(gè)碼元時(shí)發(fā)生錯(cuò)誤的概率增加。當(dāng)預(yù)調(diào)制濾波器的時(shí)間帶寬常數(shù)BT以及已調(diào)波的總功率一定時(shí)，若要求接收機(jī)收到的功率越大，則其占用的帶寬要求越寬，反之越窄；當(dāng)接收機(jī)牽制前置檢測(cè)濾波器的帶寬BT一定時(shí)，發(fā)送端濾波器時(shí)間帶寬常數(shù)BT越小，接收機(jī)越能夠通過的已調(diào)波功率的百分比就越大。表31顯示當(dāng)BT取不同值時(shí)，GMSK信號(hào)中包含給定百分比功率所占用的歸一化帶寬。這里我們?cè)俅沃赋觯l譜的緊湊是一引入碼間干擾，增加誤碼率為代價(jià)的。GMSK信號(hào)的功率譜密度相同，隨著BT常數(shù)的減小，旁瓣的衰落非?？?。上文介紹了直接法。（4）其他近代普估計(jì)法。（3）轉(zhuǎn)移概率法（信號(hào)流圖法）。（2）相關(guān)函數(shù)法。再運(yùn)用符號(hào)統(tǒng)計(jì)的特征以及平穩(wěn)隨機(jī)過程的基本原理將其轉(zhuǎn)化為功率譜。主要方法大抵有以下幾種[3]：（1）直接傅立葉變換法。為初始相位（分析中可以將其設(shè)為0）。下面我們通過對(duì)GMSK信號(hào)功率譜密度的研究來(lái)進(jìn)行定量的分析。圖41B同時(shí)給出了GMSK信號(hào)和MSK信號(hào)的相位軌跡圖。（2）一個(gè)碼元內(nèi)相位變化取決于這個(gè)碼元內(nèi)疊加后脈沖面積的大小。確定相位路徑的規(guī)則是：（1）一個(gè)碼元內(nèi)向?yàn)樽兓黾舆€是減少，取決于這個(gè)碼元內(nèi)脈沖波形疊加后面積的正負(fù)極性。于是得到圖22A所示的不同碼流對(duì)應(yīng)的相應(yīng)軌跡圖。由于高斯低通濾波器的引入，導(dǎo)致脈沖波形在時(shí)域上的展寬，使得相鄰脈沖之間有重疊，因此在決定一個(gè)碼元內(nèi)脈沖面積是需要考慮相鄰碼元的影響。 GMSK調(diào)制信號(hào)的相位路徑由公式45我們不難看得出，GMSK信號(hào)的相位路徑有脈沖響應(yīng)波形的形狀決定。 GMSK信號(hào)的分析公式42給出了GMSK信號(hào)的解析表達(dá)式。因此，GMSK信號(hào)的最終表達(dá)式為： (37)其中，為單位比特信號(hào)的能量，是隨機(jī)初始相位。調(diào)制指數(shù)h=。具體地說(shuō)，與調(diào)制濾波器使得脈沖展寬，使得波形在時(shí)域上大于碼元時(shí)間T，因此我們有時(shí)候?qū)MSK信號(hào)歸入部分響應(yīng)信號(hào)。[1]表明，在沒有載波漂移以及鄰道的帶外輻射功率相對(duì)于總功率小于60dB的情況下，選擇BT=（IEEE定義頻段為300~1,000MHz）的移動(dòng)無(wú)線通信系統(tǒng)。數(shù)據(jù)流通過高斯低通濾波器，然后再進(jìn)行MSK調(diào)制。 高斯最小移頻鍵控（GMSK）為了使MSK信號(hào)的輸出功率譜更緊湊，該預(yù)制低通濾波器應(yīng)該滿足以下條件：（1）帶寬窄，且對(duì)高頻分量銳截止；（2）具有較低的脈沖相應(yīng)，用來(lái)防止過度的瞬間頻率偏移；（3）能保持輸出的脈沖響應(yīng)曲線下面積對(duì)應(yīng)于π/2的相位。它也有自身的缺點(diǎn)，其功率譜密度的旁瓣較大。MSK的許多性質(zhì)都令人滿意。MSK信號(hào)也可以視為利用正弦脈沖形成的交錯(cuò)四相相移鍵控(OQPSK)。 調(diào)制方式 最小頻移鍵控(MSK)MSK是連續(xù)相位頻移鍵控(CPFSK)中的一種特殊的形式。本文的一個(gè)主要工作是在深刻地理解GMSK信號(hào)的特性的基礎(chǔ)上設(shè)計(jì)好的調(diào)制方案。同時(shí)還細(xì)化了具體實(shí)施中的幾個(gè)問題。論文的最后總結(jié)了課題研究過程中的主要工作、理論結(jié)論。利用計(jì)算機(jī)仿真分析GMSK各種調(diào)制方案和無(wú)線傳輸環(huán)境下的性能。闡述了由于預(yù)調(diào)制高斯低通濾波器帶來(lái)的碼間干擾的問題，介紹了差分編碼技術(shù)。盡量簡(jiǎn)化設(shè)計(jì)方案減少?gòu)?fù)雜度，以期望降低今后利用數(shù)字信號(hào)處理器實(shí)現(xiàn)的難度。2 本文的主要結(jié)構(gòu)和內(nèi)容提要本文在深入研究基于前人所作的工作后，嘗試?yán)玫仍鲆孑敵鼋M合，判決反饋均衡以及非冗余糾錯(cuò)技術(shù)來(lái)提高GMSK調(diào)制的性能。我認(rèn)為此類處理器會(huì)得到更廣泛的應(yīng)用，有助于在今后幾年進(jìn)一步提升電腦運(yùn)算速度。雖然現(xiàn)有許多技術(shù)充分使用FPGA芯片，如等離子電視、液晶電視和電腦網(wǎng)絡(luò)路由器，但它們?cè)跇?biāo)準(zhǔn)臺(tái)式機(jī)上的應(yīng)用卻十分有限。 　　一名用戶坐在運(yùn)算速度很慢的臺(tái)式機(jī)前面，看上去一籌莫展?！彪m然當(dāng)前市場(chǎng)上銷售的電腦大多數(shù)內(nèi)核超過一個(gè)，可以同時(shí)實(shí)施不同任務(wù)，但傳統(tǒng)多核處理器只能共用一個(gè)存儲(chǔ)源，這降低了運(yùn)算速度。 　　范德堡韋德說(shuō)：“FPGA芯片沒有應(yīng)用于標(biāo)準(zhǔn)電腦上，原因是對(duì)FPGA芯片編程相當(dāng)困難。這項(xiàng)研究由英國(guó)格拉斯哥大學(xué)的韋姆 　　通過在FPGA芯片內(nèi)創(chuàng)建逾1000個(gè)微電路，研究人員便將這個(gè)芯片變成了1000個(gè)內(nèi)核的處理器——每個(gè)內(nèi)核都可以遵照自己的指令工作。不過，F(xiàn)PGA芯片可由用戶安裝到特定電路，它們的功能不是在出廠時(shí)就設(shè)定好的。雖然速度更快，但由于新型“超級(jí)”電腦的能耗遠(yuǎn)低于當(dāng)前電腦，所以更加環(huán)保。如今，美英研究人員開發(fā)的中央處理器(CPU)將1000個(gè)內(nèi)核有效集成于一個(gè)芯片上。 　　北京時(shí)間2010年12月30日消息，美英兩國(guó)科學(xué)家聯(lián)合開發(fā)了一款運(yùn)算速度超快的電腦芯片，使當(dāng)前臺(tái)式機(jī)的運(yùn)算能力提升20倍。這是一個(gè)不錯(cuò)的行業(yè)，有很好的個(gè)人成功機(jī)會(huì)。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢(shì)不一定很明顯，類似ARM系統(tǒng)的境況但若能慢慢發(fā)揮出FPGA的優(yōu)勢(shì)，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。設(shè)計(jì)軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時(shí)序的收斂，最近FPGA的配置方式已經(jīng)多元化。 幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計(jì)挑戰(zhàn)。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測(cè)，由此帶來(lái)更嚴(yán)重的時(shí)序收斂問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來(lái)的新的設(shè)計(jì)挑戰(zhàn)。 FPGA配置模式　　FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。 　　FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 (5)FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 (3)FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 FPGA的基本特點(diǎn)(1)采用FPGA設(shè)計(jì)ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還內(nèi)嵌了DSP Core模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)（System on Chip）的概念。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。DLL的結(jié)構(gòu)如圖15所示。Xilinx公司生產(chǎn)的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時(shí)集成了PLL和DLL?，F(xiàn)在越來(lái)越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC平臺(tái)過渡。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位/置位的布線；第二類是長(zhǎng)線資源，用以完成芯片 Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線。 (5)豐富的布線資源 　　布線資源連通FPGA內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。 　　單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于18k比特；其次，位寬最大不能超過36比特。除了塊RAM，還可以將 FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。RAM、FIFO是比較普及的概念，在此就不冗述。 (4)嵌入式塊RAM（BRAM） 　　大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。Xilinx推出最先進(jìn)的FPGA提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。算術(shù)邏輯包括一個(gè)異或門（XORG）和一個(gè)專用與門（MULTAND），一個(gè)異或門可以使一個(gè)Slice實(shí)現(xiàn) 2bit全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作；4輸入函數(shù)發(fā)生 器用于實(shí)現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器（Virtex5系列芯片的Slice中的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT或 64比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。 開關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。 (2)可配置邏輯塊（CLB） 　　CLB是FPGA內(nèi)的基本邏輯單元。 　　為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組（bank），每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有 一種VCCO，但不同bank的VCCO可以不同。 圖12 典型的IOB內(nèi)部結(jié)構(gòu)示意圖外部輸入信號(hào)可以通過IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA 內(nèi)部。 通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電阻。 圖11 FPGA芯片的內(nèi)部結(jié)構(gòu)每個(gè)模塊的功能如下： (1)可編程輸入輸出單元（IOB） 　　可編程輸入/輸出單元簡(jiǎn)稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖12所示。 FPGA芯片結(jié)構(gòu)目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如RAM、時(shí)鐘管理和DSP）的硬核（ASIC型）模塊。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。主瓣越小，信號(hào)所占用的頻帶越窄，帶外能量的輻射越小，鄰道干擾也越小。理論分析和計(jì)算機(jī)模擬結(jié)果表明 。 　　通常將高斯濾波器的3dB帶寬B和輸入碼元寬度T的乘積BT值作為設(shè)計(jì)高斯濾波器的一個(gè)主要參數(shù)。解調(diào)器采用反饋平衡技術(shù)減小信道失真（畸變），同時(shí)增強(qiáng)接收機(jī)在沒有最大似然估計(jì)方法的計(jì)算前提下的接收性能。GMSK調(diào)制在給定的帶寬和射頻信道條件下數(shù)據(jù)吞吐量最大。 　　Mobitex網(wǎng)絡(luò)的調(diào)制解調(diào)器：CMX909B芯片的典型應(yīng)用是Mobitex網(wǎng)絡(luò)的調(diào)制解調(diào)器（MODEM）。由于成形后的高斯脈沖包絡(luò)無(wú)陡峭邊沿，亦無(wú)拐點(diǎn)，經(jīng)調(diào)制后的已調(diào)波在MSK的基礎(chǔ)上進(jìn)一步得到平滑其