【正文】 EGMENT7 PORT ( DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 B_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END COMPONENT。ARCHITECTURE ONE OF DISPLAY ISCOMPONENT DVFPORT(CLK:IN STD_LOGIC。 WEI_MA_CHOOSE:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 DATA_TO_DA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。USE 。圖318 總電路圖源程序如下：LIBRARY IEEE。仿真波形如圖315所示：圖317 仿真波形分析結(jié)果：將高四位BCD1 10 +低四位BCD2即可得到結(jié)果B_OUT,由波形圖即可驗證，顯然此模塊符合設(shè)計要求。ARCHITECTURE ONE OF BCD2_10 ISBEGIN B_OUT=BCD2*1010+BCD1。 B_OUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。USE 。USE 。譯碼器模塊如圖314所示。其余分析類似。圖315 仿真波形分析結(jié)果：DATAOUT(6)=a, DATAOUT(5)=b, DATAOUT(6)=c, DATAOUT(6)=d, DATAOUT(6)=e, DATAOUT(6)=f, DATAOUT(6)=g。 END ONE。 END SEGMENT7 。 ENTITY SEGMENT7 is PORT ( DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。圖314 顯示模塊源程序如下：LIBRARY IEEE。顯然此模塊符合設(shè)計要求。 當A=0時，輸出信號CHOOSE_WEI_MA=01。END ONE。 END CASE。=CHOOSE_WEI_MA=10。 WHEN 39。039。END DECODER1_2。ENTITY DECODER1_2 is PORT ( A:IN STD_LOGIC。圖314 顯示模塊源程序如下：LIBRARY IEEE。顯然此模塊符合設(shè)計要求。圖311 仿真波形分析結(jié)果：由波形可知，當SEL=1時，輸出信號Q=B。END ONE。END CASE。=Q=B。 WHEN 39。039。END 。 A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。 數(shù)據(jù)選擇器模塊設(shè)計數(shù)據(jù)選擇器模塊如圖310所示。圖39 仿真波形分析結(jié)果：由波形可知，當UP=0，DOWN=1時，每當CLK的上升沿來臨時，則計數(shù)器加1，當計數(shù)到99時，就不會再增計數(shù)，將一直保持在99。END ONE。Q1=COUT1。END IF。COUT2=0110。139。139。 END IF。 COUT1=COUT11。 COUT1=1001。COUT1=0000。139。039。 END IF。 COUT1=COUT1+1。 COUT1=0000。COUT1=1001。139。039。139。BEGIN PROCESS(CLK,UP,DOWN) BEGIN IF(CLK39。END CNT100。 UP,DOWN:IN STD_LOGIC。USE 。圖38 計數(shù)器模塊源程序如下：LIBRARY IEEE。則此鍵盤模塊符合設(shè)計要求。仿真波形如圖35所示。 END PROCESS。 DOWN0 =CLK1 AND DOWNT1 AND DOWNT3。139。 PROCESS(CLK) BEGIN IF(CLK39。 UPT3 =NOT UPT2。 END IF。 DOWNT1=DOWN。) THEN UPT1=UP。EVENT AND CLK1=39。ARCHITECTURE ONE OF KEY ISSIGNAL UPT1,UPT2,UPT3,DOWNT1,DOWNT2,DOWNT3:STD_LOGIC。 DOWN0:OUT STD_LOGIC)。 CLK1:IN STD_LOGIC。 DOWN:IN STD_LOGIC。USE 。USE 。圖36 鍵盤模塊UP和DOWN為輸入脈沖，經(jīng)過消抖處理得到時鐘信號CLK和CLK1，再得到輸出脈沖UP0和DOWN0。圖35 仿真波形仿真結(jié)果分析：輸入CLK的頻率為50Hz（即TCLK=20ms），而輸出F1=25HZ, （即TFOUT=40ms）則次分頻器設(shè)計符合要求。END ONE。 FOUT=X。 END IF。 ELSE CNT:=0。139。BEGIN IF CLK39。ARCHITECTURE ONE OF DVF1 ISBEGINPROCESS(CLK)VARIABLE CNT:INTEGER RANGE 0 TO 1000000。 FOUT:OUT STD_LOGIC)。USE 。圖34 DVF模塊源程序如下：LIBRARY IEEE。圖33 仿真波形仿真結(jié)果分析：輸入CLK的頻率為50MHz（即TCLK=20ns），而輸出F1=50HZ, （即TFOUT=20ms）則次分頻器設(shè)計符合要求。END ONE。 FOUT=X。 END IF。 ELSE CNT:=0。139。BEGIN IF CLK39。ARCHITECTURE ONE OF DVF ISBEGINPROCESS(CLK)VARIABLE CNT:INTEGER RANGE 0 TO 500000。 FOUT:OUT STD_LOGIC)。USE 。源程序如下：LIBRARY IEEE。圖31 軟件整體框圖100萬分頻器DVF模塊如圖32所示。經(jīng)過100萬分頻器即得到50HZ的信號，再作為100進制計數(shù)器模塊的工作時鐘，同時作為鍵盤的輸入信號；50MHZ經(jīng)過200萬分頻器即得到25HZ的信號作為鍵盤模塊的工作時鐘；鍵盤模塊對輸入的計數(shù)脈沖信號進行消抖處理；100進制可逆計數(shù)器模塊實現(xiàn)0—99的計數(shù)功能；2選1模塊實現(xiàn)選擇顯示數(shù)據(jù)的整數(shù)和小數(shù)的功能；7段譯碼器模塊實現(xiàn)把計數(shù)器的輸出二進制轉(zhuǎn)換為數(shù)碼管顯示的字符碼；二十進制譯碼器模塊實現(xiàn)將計數(shù)器的輸出信號轉(zhuǎn)換為D/A所需要的二進制數(shù)據(jù)[18]。 按鍵，可以重新配置FPGA，相當于復(fù)位，按下之后，指示燈亮，從配置芯片中讀取程序，成功讀取之后，程序開始正常運行，LED熄滅ASP以及 JTAG 接口電路，采用EPCSISI8配置芯片，1M容量，適合EP2C5T使用。 配置芯片部分配置芯片如圖28所示。圖27 EP2C5T144芯片引腳圖電源對外接口：提供一路電源輸出接口 P6 ,獨立 I/O個數(shù)是76 個，這其中有3路時鐘信號CLK1 CLK2 CLK3 這3 個管腳只能做為輸入，使用時需要注意，另外的四路時鐘采用 4個獨立的接口引出，實際可用 I/O為80個。圖26 時鐘信號電路圖EP2C5T144提供8路時鐘供用戶使用，板載50M有源晶振，直接分頻處理得到25Hz頻率，其余7 路有3 路接到接口板上使用，另外 4路直接擴展到板子上，供外部時鐘輸入的時候使用，為了增加穩(wěn)定性，對時鐘輸入部分做了π型濾波處理，同時含有電阻緩沖。CycloneII 系列的 FPGA 均采用 。本開發(fā)板的所有 IO 腳都采用 電壓標準，所以所有的VCCIO都連接 。FPGA有很多的 I/O，它們是分組的。 I/O電壓、內(nèi)核電壓供電連接部分I/O電壓、內(nèi)核電壓供電連接電路如圖25所示。故采用C3鉭電容濾波。也就是說，F(xiàn)PGA 的 I/O 。再通過 。通過U3： 的LDO芯片，得到 電壓。供電電源部分電路如圖24所示。設(shè)有 6 個 LED 發(fā)光二極管，用作簡單輸出。電源采用 5V 直流電，通過板上完善的電源系統(tǒng)，為 FPGA 等元件提供所需的各種電壓，并可向外輸出 5V、 電壓。為了將模擬電流轉(zhuǎn)換為模擬電壓，需把兩個輸出端Iout1和Iout2分別接到運算放大器的兩個輸入端，經(jīng)過一級運放得到單極性輸出電壓[16] 。XFER為轉(zhuǎn)移控制信號，低電平有效，WR2為寫信號2，低電平有效，當WRXFER同時有效時，LE2=1，DAC寄存器輸出隨輸入變化而變化,LE=0，將輸入數(shù)據(jù)鎖存到DAC寄存器，數(shù)據(jù)進入D/A轉(zhuǎn)換器，開始轉(zhuǎn)換。引腳D0D7為數(shù)字量輸入信號，其中D0為最低位，D7為最高位。圖23 D/A轉(zhuǎn)換電路本電路采用D/AC0832芯片，其內(nèi)部結(jié)構(gòu)由8位輸入寄存器、8位DAC寄存器、8位D/A轉(zhuǎn)換器組成。靜態(tài)顯示器的優(yōu)點是顯示穩(wěn)定，在發(fā)光二極管導(dǎo)通電一定的情況下顯示器的亮度高，控制系統(tǒng)在運行過程中，僅僅在需要更新顯示內(nèi)容時，F(xiàn)PGA才執(zhí)行一次顯示更新子程序，這樣大大節(jié)省了處理時間，提高了FPGA的工作效率[15]。這種顯示方法為每一門都需要有一個8位輸出口控制，通過CONCONCONCON4連接到FPGA芯片的I/O口上。 顯示電路數(shù)碼管顯示電路如圖22所示。按鍵電路如圖21所示。本設(shè)計采用的機械鍵盤工作原理是：按下鍵帽時，按鍵內(nèi)的復(fù)位彈簧被壓縮，動片觸點與靜片觸點相連，按鍵兩個引腳連通，接觸電阻大小與按鍵觸點面積及材料有關(guān)，一般在數(shù)十歐姆以下；松手后，復(fù)位彈簧將動片彈開，使動片觸點與靜片觸點脫離接觸，兩引腳返回斷開狀態(tài)。 圖16 基于FPGA的程控穩(wěn)壓電源框圖+5V、+12V及12V由電源模塊提供，+5V為FPGA工作電壓，也是D/A芯片的工作電壓,+12V及12V為運算放大器供電；通過“十位”按鍵或“各位”按鍵向FPGA輸入信號，F(xiàn)PGA得到計數(shù)脈沖信號，通過其內(nèi)部相關(guān)電路從而計數(shù)，內(nèi)部計數(shù)器的信號一路送給外部顯示電路來顯示當前的電壓值，另一路分兩路分別送給兩個D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換電路將數(shù)字量按比例，轉(zhuǎn)換成模擬電壓，再經(jīng)過調(diào)整，從而輸出穩(wěn)定的直流電壓[13]。本電源以常規(guī)穩(wěn)壓電源為基礎(chǔ)