數(shù)字電子鐘的設(shè)計(jì)畢業(yè)設(shè)計(jì)-文庫(kù)吧資料
2025-06-23 06:31本頁(yè)面
【正文】 易采用VHDL語(yǔ)言編寫(xiě)程序?qū)崿F(xiàn)，代碼如下： LIBRARY IEEE。ARCHITECTURE behav OF decode47 IS BEGIN WITH qin SELECT qout=00000011 WHEN 0000, 10011111 WHEN 0001, 00100101 WHEN 0010, 00001101 WHEN 0011, 10011001 WHEN 0100, 01001001 WHEN 0101, 01000001 WHEN 0110, 00011111 WHEN 0111, 00000001 WHEN 1000, 00011001 WHEN 1001, 00000011 WHEN OTHERS。 qout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。USE 。USE 。仿真波形：例如顯示23:15:39其從仿真波形結(jié)果可看知所設(shè)計(jì)的是正確的。 END PROCESS。 END CASE。 WHEN others=qout=0000。 WHEN 5=qout=qin6。 WHEN 4=qout=qin5。 WHEN 3=qout=qin4。 WHEN 2=qout=qin3。 WHEN 1=qout=qin2。 CASE t IS WHEN 0=qout=qin1。 ELSE t:=t+1。139。 ELSIF (clk39。 sel=00000000。039。ARCHITECTURE behav OF sel ISBEGIN PROCESS(clk,rst) VARIABLE t: INTEGER RANGE 0 TO 5。 sel: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 qin6: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 qin4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 qin2: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 rst: IN STD_LOGIC。USE 。USE 。顯示模塊包括一個(gè)6選1數(shù)據(jù)選擇器(其從計(jì)數(shù)模塊輸出的6個(gè)輸出選1個(gè)送出顯示)和一個(gè)譯碼器(其對(duì)6選1數(shù)據(jù)選擇器的輸出信號(hào)進(jìn)行譯碼送至數(shù)碼管上顯示)。END behav。 co=tem。 ELSE tem=clk_2H。039。ARCHITECTURE behav OF jiaofen IS SIGNAL tem: STD_LOGIC。 co: OUT STD_LOGIC )。 clk_2H: IN STD_LOGIC。USE 。USE 。END behav。 en=x。 END IF。139。 tem=clk。) THEN x=39。 BEGIN PROCESS(key) BEGIN IF(key=39。ARCHITECTURE behav OF jiaoshi IS SIGNAL tem: STD_LOGIC。 co: OUT STD_LOGIC )。 key: IN STD_LOGIC。ENTITY jiaoshi IS PORT( clk: IN STD_LOGIC。USE 。因此采用VHDL語(yǔ)言實(shí)現(xiàn)，程序代碼如下：(1) 校時(shí)：LIBRARY IEEE。仿真波形圖如下：封裝圖為：4. 校準(zhǔn)模塊：在正常情況下，分的輸入時(shí)鐘clk信號(hào)是由秒的進(jìn)位輸出給的，而時(shí)的輸入時(shí)鐘clk信號(hào)由分進(jìn)位輸出信號(hào)給的。 END PROCESS。 qout1=tem1。 END IF。 ELSE tem1=tem1+1。 IF(tem1=1001)THEN tem1=0000。 ELSE co=39。 co=39。)THEN IF (tem2=0010 AND tem1=0011) THEN tem1=0000。event AND clk=39。 tem2=0000。039。 tem2=tem2。139。 SIGNAL tem2: STD_LOGIC_VECTOR(3 DOWNTO 0)。END hour。 qout2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 en: IN STD_LOGIC。ENTITY hour IS PORT( clk: IN STD_LOGIC。USE 。仿真波形圖如下： 封裝圖為：3. 計(jì)時(shí)模塊：是一個(gè)模24的計(jì)數(shù)器，VHDL的程序代碼如下：LIBRARY IEEE。 END PROCESS。 qout1=tem1。 END IF。 END IF。 co=39。139。 IF tem2=0101 THEN tem2=0000。139。
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