【正文】 該計(jì)數(shù)器的輸入信號(hào)有:(l)clock32m，32兆赫茲的時(shí)鐘輸入信號(hào)。end if。end if。 讀出計(jì)數(shù)器的值，地址IAwhen other=datadsp=”zzzzzzzzzzzzzzzz”。 讀出1553B數(shù)據(jù)，地址ICwhen”11011”=datadsp=statusl553。:圖中在wr下降沿，在strb和ios信號(hào)為低電平時(shí)分別對(duì)I/O端口1F，lE，1D都進(jìn)行了寫操作。end if。end case。 寫入I/O地址IEwhen”11101”=timerword=datadsp。： 單進(jìn)程Moore型狀態(tài)機(jī)的工作時(shí)序 1：I/O寫寄存器寄存器的寫操作VHDL語言描述如下:write:proeess(strb，wr) FPGA的I/O端口進(jìn)程beginif(wr’event and wr=’0’)then 寫信號(hào)wr有效時(shí)繼續(xù)執(zhí)行該進(jìn)程if(ios=’0’ and strb=’0’)then 判斷是信息否是寫外部I/O端口case addr iswhen”11111”=mandword=datadsp。這是由于Q的輸出信號(hào)在下一個(gè)狀態(tài)出現(xiàn)時(shí)，由時(shí)鐘上升沿鎖入鎖存器后輸出，即有時(shí)序器件同步輸出，從而很好地避免了競爭冒險(xiǎn)現(xiàn)象。這就是說，此進(jìn)程中能產(chǎn)生兩組同步的時(shí)序邏輯電路，一組是狀態(tài)機(jī)本身，另一組是由CLK作為鎖存信號(hào)的4位鎖存器，負(fù)責(zé)鎖存輸出數(shù)據(jù)Q。其特點(diǎn)是組合進(jìn)程和時(shí)序進(jìn)程在同一個(gè)進(jìn)程中，此進(jìn)程可以認(rèn)為是一個(gè)混合進(jìn)程。End process。 End case。 q=”1001”。 Else c_st=st3。 q=”0010”。 Else c_st=st2。 q=”1100”。 Else c_st=st0。 q=”0101”。 Else c_st=st1。 q=”1001”。 Else c_st=st0。 q=”0000”。Signal c_st : st_type。End moore。 Clk,clr : in std logic。Use 。輸入對(duì)輸出的影響要到下一個(gè)周期才能反映出來，Moore型有限狀態(tài)機(jī)最重要的特點(diǎn)就是將輸入與輸出信號(hào)隔離開來。.state logicoutput logicstate registerinput state output current stateclokreset Moore型有限狀態(tài)機(jī)示意圖Moore型有限狀態(tài)機(jī)在時(shí)鐘clock脈沖的有效邊沿后的有限個(gè)門延時(shí)后，輸出達(dá)到穩(wěn)定值。在RT模式只需要發(fā)送狀態(tài)字、數(shù)據(jù)字和方式指令數(shù)據(jù)碼，數(shù)據(jù)字計(jì)數(shù)需要從命令字的字計(jì)數(shù)字段提取，方式指令數(shù)據(jù)碼是BC通過方式指令字讀取的RT狀態(tài)，包括上一狀態(tài)字、上一命令字、矢量字等。然后控制發(fā)送單元將指令字和數(shù)據(jù)字發(fā)送出去。時(shí)鐘產(chǎn)生模塊地址控制存儲(chǔ)器接口并行通信接口外部時(shí)鐘發(fā)送命令字串行通信接口外部控制信號(hào)數(shù)字接收器雙口RAM狀態(tài)字譯碼/接收數(shù)據(jù)字發(fā)生器控制數(shù)字發(fā)送器發(fā)送超時(shí)監(jiān)測(cè)檢錯(cuò)控制 總線控制器內(nèi)部結(jié)構(gòu)圖下面將結(jié)構(gòu)圖中的各小模塊進(jìn)行設(shè)計(jì)說明。 總線控制器BC設(shè)計(jì) 總線接口的每一種類型的終端的設(shè)計(jì)都包括模擬收發(fā)器、總線接口模塊、總線控制模塊、處理機(jī)接口模塊四部分，都需要完成字處理和消息處理，而BC是總線上唯一被安排為執(zhí)行建立和啟動(dòng)數(shù)據(jù)傳輸任務(wù)的終端，被指派啟動(dòng)數(shù)據(jù)總線上信息傳輸任務(wù)的終端。 1553B協(xié)議處理器BC功能模塊設(shè)計(jì) 模擬收發(fā)器模擬收/發(fā)器是BCR/T/MT直接與傳輸電纜接口的關(guān)鍵部件，1553B總線采用的是雙相碼中的曼徹斯特碼，本身包含了自定時(shí)的信息，同時(shí)它能與變壓器禍合協(xié)調(diào)，十分適宜用于變壓器禍合形式，電纜長度為500英尺左右航電綜合系統(tǒng)中。c主子系統(tǒng)接口部分，控制，數(shù)據(jù)地址，控制寄存器；d存儲(chǔ)器緩沖器部分；e狀態(tài)字譯碼部分，字計(jì)數(shù)識(shí)別，消息錯(cuò)誤檢出等任務(wù)[18]。 作為總線控制器，要實(shí)現(xiàn)的任務(wù)包括：(1)數(shù)據(jù)字的正確接收:包括接收器，同步檢出，數(shù)據(jù)檢出，曼徹斯特n碼錯(cuò)誤檢出奇偶檢測(cè)，位/字計(jì)數(shù)；(2)數(shù)據(jù)字的發(fā)送:包括發(fā)送控制，同步/數(shù)據(jù)編碼，時(shí)鐘產(chǎn)生；(3)字/消息的處理:包括，a接收部分，計(jì)數(shù)器，狀態(tài)寄存器。其主要功能是，向系統(tǒng)中的遠(yuǎn)程終端發(fā)出指令，控制終端的行為。4 1553B總線接口具體設(shè)計(jì)與實(shí)現(xiàn)總線控制器BC是1553B總線上唯一可以發(fā)起和終止消息傳輸任務(wù)的終端。配置整個(gè)接口的功能選擇。同步/第二狀態(tài)字/返回方式指令數(shù)據(jù)寄存器:在BC模式下，此寄存器既可以存放來自RT一RT模式下傳輸?shù)牡诙€(gè)狀態(tài)字也可以存放來自RT的方式指令返回字:RT模式下，作為存放帶數(shù)據(jù)字的方式指令字的數(shù)據(jù)字的寄存器。在RT模式下，存放方式指令提取的矢量字。第一命令字寄存器:存放BC要發(fā)送的命令字，或者存放RT一RT傳輸?shù)牡谝粋€(gè)命令字。 總線接口寄存器模塊功能接口寄存器是以控制和狀態(tài)寄存器來實(shí)現(xiàn)的，主要有以下幾個(gè)寄存器:遠(yuǎn)程終端命令字寄存器:RT模式下，存儲(chǔ)接收到的所有命令字和方式指令字。③并行通信控制接口:該部分主要實(shí)現(xiàn)總線接口芯片與主處理器并行通信。其中每部分的具體功能如下:①存儲(chǔ)器接口:它實(shí)際上是一個(gè)隔離器，對(duì)外部子系統(tǒng)處理器和總線接口芯片對(duì)雙口RAM進(jìn)行訪問的信號(hào)進(jìn)行處理，它不允許兩者同時(shí)對(duì)雙口RAM進(jìn)行讀或者寫，當(dāng)兩者同時(shí)讀或?qū)憰r(shí)，進(jìn)行相應(yīng)控制，規(guī)定兩者的訪問優(yōu)先級(jí)。(4)主處理器接口部分:實(shí)現(xiàn)主處理機(jī)與總線接口交換信息的功能，通過共享RAM來實(shí)現(xiàn)。⑥時(shí)鐘產(chǎn)生:對(duì)外部輸入時(shí)鐘進(jìn)行處理產(chǎn)生不同頻率的時(shí)鐘。④狀態(tài)字設(shè)置部分:該模塊實(shí)現(xiàn)RT工作方式下的返回狀態(tài)字設(shè)置，及對(duì)狀態(tài)字和當(dāng)前命令字和上一命令字進(jìn)行存儲(chǔ)，以備方式命令的消息方式的實(shí)現(xiàn)。包括地址變換和地址選擇兩部分。①命令字/狀態(tài)字譯碼及命令字發(fā)送控制部分:該模塊實(shí)現(xiàn)的功能是在BC工作方式下發(fā)送命令字，且在BC/RT/MT三種工作模式下對(duì)命令字或狀態(tài)字進(jìn)行譯碼，產(chǎn)生相應(yīng)的控制信號(hào)實(shí)現(xiàn)對(duì)其他模塊的控制，如對(duì)地址控制部分，檢錯(cuò)控制部分，命令字發(fā)送/狀態(tài)字設(shè)置部分，以及發(fā)送器控制部分等，本部分是接口芯片的一個(gè)核心部分。并要為其余模塊發(fā)送相應(yīng)控制量，實(shí)現(xiàn)對(duì)總線接口的控制。本模塊就是對(duì)發(fā)送器進(jìn)行計(jì)時(shí)控制，當(dāng)發(fā)送器發(fā)送的消息時(shí)間大于800微秒時(shí)，它就關(guān)斷發(fā)送器。②數(shù)字接收器:該部分即為曼徹斯特碼解碼，功能與發(fā)送器剛好相反，是將單極性曼徹斯特碼轉(zhuǎn)換為單極性不歸零碼，同時(shí)實(shí)現(xiàn)對(duì)同步頭的檢測(cè)，以及奇偶位校驗(yàn)位檢測(cè)，位計(jì)數(shù)檢測(cè)，同步時(shí)鐘的提取，以及數(shù)據(jù)的串/并轉(zhuǎn)換。包括數(shù)字接收器，數(shù)字發(fā)送器和發(fā)送超時(shí)檢測(cè)三部分。發(fā)送部分實(shí)現(xiàn)的功能是將曼徹斯特碼轉(zhuǎn)換為雙極性不歸零碼(NRZ碼)，并且實(shí)現(xiàn)對(duì)同步頭的編碼，實(shí)現(xiàn)狀態(tài)字、數(shù)據(jù)字和命令字的編碼，以及奇偶位的產(chǎn)生，進(jìn)行并/串轉(zhuǎn)換。②模擬發(fā)送器:數(shù)字邏輯與數(shù)據(jù)總線相接的模擬部件，它是將FPGA發(fā)出的單極性信號(hào)轉(zhuǎn)變?yōu)榉螹ILSTD1553B標(biāo)準(zhǔn)的雙極性信號(hào)。門限檢出為抑制低頻噪聲創(chuàng)造了條件且具有與邏輯檢測(cè)相兼容的數(shù)字輸出。盡管總線上的信號(hào)是以數(shù)字形式傳輸?shù)?，但連接終端的雙絞屏蔽線電纜，其特性會(huì)引起信號(hào)衰減，終端收到的信號(hào)常是一個(gè)失真的正弦波。①模擬接收器:數(shù)字邏輯與數(shù)據(jù)總線相接的最基本前端模擬部件。 就是對(duì)該些部分的劃分結(jié)構(gòu)。(3)字/消息的處理:包括命令字提取，雙命令字的協(xié)調(diào)、狀態(tài)字的分析、接口寄存器的讀寫、自測(cè)試、存儲(chǔ)器及緩沖器讀寫等。 總線控制器BC實(shí)現(xiàn)的功能[18]總線控制器是總線信息傳輸?shù)陌l(fā)起者，要實(shí)現(xiàn)的具體功能包括:(l)信息的正確發(fā)送:包括命令字/方式指令的寫入、添加同步頭、字計(jì)數(shù)、曼徹斯特編碼等。因?yàn)榭偩€接口可以分為總線控制器BC、遠(yuǎn)程終端RT和總線監(jiān)視器BM三種類型，所以協(xié)議處理器按功能可以劃分為BC、RT或者BM。 1553B協(xié)議處理器結(jié)構(gòu)1553B協(xié)議處理器是一個(gè)1553B總線接口的核心部分。與宿主機(jī)接口模塊實(shí)現(xiàn)宿主機(jī)與總線接口板間的接口，連有雙端口存儲(chǔ)器，驅(qū)動(dòng)電路和譯碼電路。1553B協(xié)議處理器完成總線控制器的主要功能。3 155B3總線接口設(shè)計(jì)總體方案 1553B數(shù)據(jù)總線系統(tǒng)的設(shè)計(jì) 雙通道收發(fā)器宿主機(jī)接口雙端口存儲(chǔ)器C P U接口寄存器及控制邏輯1553協(xié)議處理器（耦合器） da通道Aad cs通道B讀寫RAM控制（耦合器） 總線總體設(shè)計(jì)思路組成 1553B總線接口主要包括3大模塊，雙通道收發(fā)器、1553B協(xié)議處理器和接口寄存器，以及使用FPGA的片內(nèi)雙口RAM存儲(chǔ)器。所有1553B字都是20bit長，每一個(gè)字都應(yīng)是：3為同步頭+16位數(shù)據(jù)/命令/狀態(tài)為+1為奇偶校驗(yàn)。邏輯1為雙極編碼信號(hào)1/0，即一個(gè)正脈沖繼之一個(gè)負(fù)脈沖，邏輯0為雙極編碼信號(hào)0/1，即一個(gè)負(fù)脈沖繼之一個(gè)正脈沖[14][15]。 1553B總線的傳輸速度是1Mb/s，采用曼徹施特II型編碼，半雙工工作方式。任何時(shí)刻總線上只有一個(gè)總線控制器，其負(fù)責(zé)發(fā)送命令、參與數(shù)據(jù)傳輸、接收狀態(tài)響應(yīng)和檢測(cè)總線系統(tǒng)。 對(duì)于BC功能的155B工作模式1553B的三種工作模式：總線控制器（Bus Controller）,遠(yuǎn)程終端（Remote Terminal）,總線監(jiān)控器（Bus Monitor）。 1553B總線系統(tǒng)采用命令、響應(yīng)式傳輸?shù)牟僮鞣绞?。字系統(tǒng)為多路數(shù)據(jù)總線上接收數(shù)據(jù)傳輸服務(wù)的裝置或功能單位。 1553B總線命令字/數(shù)據(jù)字/狀態(tài)字格式圖 155B總線的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu) MILSTD1553B總線網(wǎng)絡(luò)由終端、字系統(tǒng)和總線傳輸介質(zhì)組成。同步頭是判斷數(shù)據(jù)類型和捕獲總線上數(shù)據(jù)的重要信息，同步頭總共占用3個(gè)數(shù)據(jù)位。由發(fā)送端為數(shù)據(jù)進(jìn)行補(bǔ)奇，接收端進(jìn)行奇校驗(yàn)。這幾種字格式的有效信息位是16位，每個(gè)字的前3位為同步位，用來表示數(shù)據(jù)到來并區(qū)分為何種字類型。協(xié)議規(guī)定每次信息傳輸包括命令字、數(shù)據(jù)字(指令字和狀態(tài)字)等幾種字格式。結(jié)合兩者的優(yōu)點(diǎn)，經(jīng)常采用VHDL和VerilogHDL兩種混合語言進(jìn)行電子線路描述，使得利用語言描述硬件的效果更佳[12][13]。國外電子專業(yè)很多在本科階段教授VHDL，在研究生階段教Verilog。另外，從兩種語言推進(jìn)的過程來看，VHDL語言偏重標(biāo)準(zhǔn)化考慮，而Verilog語言由于是在Cadence扶植下針對(duì)EDA工具開發(fā)的硬件描述語言，因此，跟EDA工具的結(jié)合更為密切。VHDL發(fā)展的較早，語法嚴(yán)格，而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言、語法較自由(目前ASIC設(shè)計(jì)多采用Verilog語言)[10]。由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。(4) VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 　　采用VHDL 語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。同時(shí)，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。 不同層級(jí)的描述方式設(shè)計(jì)層次 行為描述 結(jié)構(gòu)描述系 統(tǒng) 級(jí) 系統(tǒng)算法 系統(tǒng)邏輯圖寄 存 器 數(shù)據(jù)流程圖、真值表 寄存器ALUROL等 輸 出 級(jí) 狀態(tài)機(jī) 分模塊描述 門 布爾方程 邏輯門觸發(fā)器鎖存器 級(jí) 真 值 表 構(gòu)成的邏輯圖版 圖 級(jí) 幾何圖形 圖形連接關(guān)系 VHDL語言VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)[1]。在這個(gè)標(biāo)準(zhǔn)中，加入了Verilog HDLA標(biāo)準(zhǔn)，使Verilog有了模擬設(shè)計(jì)描述的能力[11][12]。1990年，Cadence公司決定公開VerilogHDL語言，于是成立了OVI（Open Verilog International）組織，負(fù)責(zé)促進(jìn)Verilog HDL語言的發(fā)展。隨著VerilogXL算法的成功，Verilog HDL語言得到迅速發(fā)展。一個(gè)數(shù)字系統(tǒng)（硬件）就是多個(gè)器件通過一定的連線關(guān)系組合在一塊的。 VeriIog HDL在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡單歸納為兩種要素：線和器件。而“and”就是一個(gè)與門器件[10]。”就是一個(gè)與門的形式描述，“C = A amp。數(shù)字邏輯電路設(shè)計(jì)者可利用這種語言來描述自己的設(shè)計(jì)思想，然后利用EDA工具進(jìn)行仿真，再自動(dòng)綜合到門級(jí)電路，最后用ASIC或FPGA實(shí)現(xiàn)其功能[7]。因此，F(xiàn)PGA的使用非常靈活。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編