畢業(yè)設(shè)計(jì)開(kāi)題報(bào)告張劍鋒-文庫(kù)吧資料
2025-04-01 01:59本頁(yè)面
【正文】 形DAC 的數(shù)據(jù)可以產(chǎn)生255 種幅值不一樣的方波。調(diào)節(jié)正弦波、三角波、鋸齒波、方波A、方波B 的幅度是通過(guò)調(diào)幅DAC 的數(shù)據(jù)的大小來(lái)更改控制調(diào)幅DAC 輸出電壓的高低的變化，而此輸出的電壓作為波形DAC 的基準(zhǔn)電壓，從而實(shí)現(xiàn)對(duì)幅度的控制的。本系統(tǒng)以FPGA 為核心，其中的系統(tǒng)控制器主要負(fù)責(zé)控制系統(tǒng)的每個(gè)部分狀態(tài)及之間的協(xié)調(diào)。(2)計(jì)算機(jī)產(chǎn)生波形數(shù)據(jù)，利用RAM存儲(chǔ)波形。(2)8bit。 北京D 北京理工大學(xué)出版社[4] 會(huì)議論文黃慶彩,祖靜, 2004[5] 周德新,楊代文,王凱,[期刊論文]自動(dòng)化儀表 2009(5) [6] 唐琦,徐宏杰,[期刊論文]現(xiàn)代電子技術(shù) 2009(12) [7] 2007[8] 朱昊. 基于技術(shù)的噪聲分析及抑噪實(shí)現(xiàn)。參考文獻(xiàn)：[1] 譚會(huì)生, 技術(shù)綜合應(yīng)用實(shí)例與分析，西安電子科技大學(xué)出版社，2004,11.[2] 萬(wàn)耀、李小清、周云飛、潘海鴻. 基于FPGA 多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì), 微計(jì)算機(jī)信息，2007 22：199201 [3] 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽組委會(huì)。而且它的時(shí)鐘頻率已可達(dá)到幾百兆赫茲。FPGA的時(shí)鐘延遲可達(dá)到納秒級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景，具有工作速度快、集成度高和現(xiàn)場(chǎng)可編程的優(yōu)點(diǎn)[12]。且比傳統(tǒng)實(shí)現(xiàn)函數(shù)信號(hào)發(fā)生器更簡(jiǎn)單和快捷。本文結(jié)合FPGA和DDS技術(shù)，利用DSPBuilder設(shè)計(jì)函數(shù)信號(hào)發(fā)生器．輸出頻率、相位精確可調(diào)的函數(shù)信號(hào)。函數(shù)信號(hào)發(fā)生器的實(shí)現(xiàn)方法通常有以下幾種：(1)用分立元件組成的函數(shù)發(fā)生器，但通常是單函數(shù)發(fā)生器，其頻率不高，工作不夠穩(wěn)定，不易調(diào)試；(2)由晶體管、運(yùn)放IC等通用器件制作，多用專(zhuān)門(mén)的函數(shù)信號(hào)發(fā)生器產(chǎn)生信號(hào)，如早期的函數(shù)發(fā)生器芯片8038，其功能較少，精度不高，頻率上限只有300kHz，無(wú)法產(chǎn)生更高頻率的信號(hào)。在自動(dòng)控制系統(tǒng)設(shè)計(jì)、調(diào)試和現(xiàn)代電子學(xué)的各個(gè)領(lǐng)域，經(jīng)常需要高精度、高頻率且頻率可方便調(diào)節(jié)的正弦波、鋸齒波、方波、三角波等信號(hào)作為信號(hào)源舊。傳統(tǒng)的波形發(fā)生器一般采用MAX8038 為核心芯片并加以必要的輔助電路，這種波形發(fā)生器能夠輸出的頻率范圍只能在較低的頻率范圍內(nèi)，而且輸出的波形有一定程度的失真。作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的
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