【正文】
hour is port(clk,rst:in std_logic。use 。end architecture rtl。 mgewei=m。 end case。139。 end if。 if(c=01011001)then n=0000。 end if。 if(m=1001)then m=0000。139。 elsif(clk39。 enhour=39。)then m=0000。 process(clk,rst,c) begin if(rst=39。 begin c=namp。architecture rtl of minute issignal m,n:std_logic_vector(3 downto 0)。 mgewei:out std_logic_vector(3 downto 0))。 enhour:out std_logic。use 。其模塊仿真圖為: 分計(jì)數(shù)模塊library ieee。 shiwei=b。 end process。 when others=enmin=null。 case c is when 01011001=enmin=39。 end if。 if(b=0101)then b=0000。 if(a=1001)then a=0000。139。 elsif(clk39。 enmin=39。)then a=0000。 process(clk,rst,c) begin if(rst=39。 begin c=bamp。a