【正文】 E … BEGIN vector_to_int （ z， x_flag， q） ； …… END ARCHITECUTURE … 。如果過程調用語句在進程內，則為順序過程調用語句。 END ARCHITECTURRE beh。 ARCHITECTURE beh OF a_var IS BEGIN PROCESS(a,i) IS BEGIN output=a(i)。 ?一個并發(fā)信號代入語句實際上是一個進程的縮寫； ARCHITECTURE beh OF a_var IS BEGIN output=a(i)。 DE N AQP R EC L RDE N AQP R EC L RDE N AQP R EC L RDE N AQP R EC L R\ g 1 : 0 : g 2 : d f f x \ g 1 : 1 : g 4 : d f f x \ g 1 : 2 : g 4 : d f f x \ g 1 : 3 : g 3 : d f f xacl kb 在 VHDL語言中存在一類語句，根據(jù)不同的使用場合，即可以作為順序執(zhí)行語句，又可作為并發(fā)執(zhí)行語句，在本教材中將該類語句稱為順并描述語句。 END GENERATE。 g4:IF (i/=0) AND (i/=len1)) GENERATE dffx: dff PORT MAP (z(i),clk,z(i+1))。 g3:IF i=(len1) GENERATE dffx: dff PORT MAP (z(i),clk,b)。 BEGIN g1:FOR i in 0 TO (len1) GENERATE g2:IF i=0 GENERATE dffx: dff PORT MAP (a,clk,z(i+1))。 END COMPONENT dff。 ARCHITECTURE if_shift OF shift IS COMPONENT dff IS PORT(d,clk: IN STD_LOGIC。 b: OUT STD_LOGIC)。 ENTITY shift IS GENERIC(len:INTEGER:=4)。 LIBRARY IEEE。也就是說， FOR—GENERATE語句只能處理規(guī)則的構造體。 dff4: dff PORT MAP (z(3),clk,z(4))。 dff2: dff PORT MAP (z(1),clk,z(2))。 END ARCHITECTURE gen_shift。 END GENERATE。 BEGIN z(0)=a。 END COMPONENT dff。 ARCHITECTURE gen_shift OF shift IS COMPONENT dff IS PORT(d,clk: IN STD_LOGIC。 b: OUT STD_LOGIC)。 USE 。 GENERATE語句的典型應用場合是生成存儲器陣列和寄存器陣列等，另一種應用用于仿真狀態(tài)編譯機。所以 FOR—GENERATE結構中不能使用 EXIT和 NEXT語句。 END GENERATE [標號名 ]； 標號： IF 條件 GENERATE 并發(fā)處理語句 。 低層元件的端口信號與高層的實際連接信號 PORT MAP的映射關系聯(lián)系起來。 元件標號名：元件名 [ GENERIC MAP（參數(shù)映射列表） ] PORT MAP （端口映射列表） 。 COMPONENT 語句及 PORT MAP 語句 COMPONENNT 元件名 IS [GENERIC 語句； ] 參數(shù)說明 PORT （端口列表）； 端口說明 END COMPONENT [元件名 ]； 在構造體的結構描述中， COMPONENT語句是基本描述語句。 END CASE。, WHEN “11” = q=i3。, WHEN “10” = q=i1。 END ARCHITECTURE behave。 WITH sel SELECT q=i0 WHEN “00”, il WHEN “10” i2 WHEN “01”, i3 WHEN “11”, ?X39。 BEGIN sel = a amp。 END ENTITY mux。 ENTITY mux IS PORT（ il,i2,i3,a,b: IN STD_LOGIC。 LIBRARY IEEE。 ELSE 4。 ELSE 3 WHEN a=?139。 ELSE 2 WHEN a=?039。 ELSE 1 WHEN a=?139。 sel=0 WHEN a=?039。 BEGIN WITH sel SELECT q=i0 WHEN 0, il WHEN 1, i2 WHEN 2, i3 WHEN 3, ?X39。 END ENTITY mux。 ENTITY mux IS PORT（ il,i2,i3,a,b: IN STD_LOGIC。 LIBRARY IEEE。 與 IF語句相比 ,條件信號賦值語句中的 ELSE是一定要有的 , 而 IF語句則可以有也可以沒有。 END ARCHITECTURE rtl。 q=i0 WHEN sel= 00 ELSE il WHEN sel= 01 ELSE i2 WHEN sel= 10 ELSE i3 WHEN sel= 11 ELSE 39。 BEGIN sel=b amp。 目的信號量 = 表達式 1 WHEN 條件 1 ELSE 表達式 2 WHEN 條件 2 ELSE 表達式 3 WHEN 條件 3 ELSE …… …… ELSE 表達式 n。采用衛(wèi)式布爾表達式的 BLOCK語句內部需要使用關鍵詞GUARDED控制賦值語句的執(zhí)行 一位全加器的 BLOCK的描述 D觸發(fā)器的 BLOCK的描述 選擇信號賦值語句 (Selective Signal Assignment) WITH 表達式 SELECT 目的信號量 =表達式 1 WHEN 條件 1, 表達式 2 WHEN 條件 2, …… 表達式 n WHEN條件 n。在構造體的結構描述方式中實現(xiàn)高層次設計與低層次模塊的連接。 BLOCK語句的書寫格式一般為 : BLOCK語句的特點： （ 1）塊名是必須要有的，不能省略。 進程 (PROCESS)語句 PROCESS語句歸納起來有如下幾個特點 : （ 1）可以與同一構造體內的其它進程并發(fā)執(zhí)行 （ 2）可使用構造體內或實體內定義的信號 （ 3）進程內部的語句是順序執(zhí)行的 （ 4）進程的狀態(tài)有 2個，執(zhí)行和等待 （ 5）進程執(zhí)行的條件是敏感信號列表中的信號發(fā)生變化或者 WAIT語句滿足條件 （ 6）進程之間的通信通過信號進行傳遞 塊 (BLOCK)語句 BLOCK語句是一個并發(fā)語句，而且它所包含的一系列語句也是并發(fā)語句，因此塊語句中的并發(fā)語句的執(zhí)行與次序無關。 并發(fā) （ Concurrent） 描述語句 在 VHDL語言中能進行并發(fā)處理的語句有： 進程 (PROCESS)語句 塊 (BLOCK）語句 選擇信號號代入 (Selective Signal Assignment ）語句 條件信號代入 (Conditional Signal Assignment)語句 COMPONENT語句和 PORT MAP語句 GENERATE語句 進程語句是一種并發(fā)處理語句 ,在一個構造體中多個 PROCESS語句可以同時并發(fā)運行 。 7. NULL語句 NULL語句用來表示一種只占位置的空操作，該語句不執(zhí)行任何操作。 senda=?0? after 10 ns。 WAIT UNTIL (sendb=?0?) FOR 1 us。 ASSERT (sendb=?1?) REPORT”sendb timed out at ?1?” SEVERITY ERROR。 END ARCHITECTURE wait_timeout。 sendb=?1? after 10 ns。 sendb=?0? after 10 ns。 END PROCESS A。 WAIT UNTIL sendb=?0?。 BEGIN A: PRCOESS BEGIN WAIT UNTIL sendb=?1?。 ARCHITECTURE wait_timeout OF wait_example IS SIGNAL senda:STD_LOGIC:=?0?。s； 只要上述 3個條件中一個或多個滿足，進程將再次啟動，繼續(xù)執(zhí)行 WAIT語句的后繼語句。s。 WAIT FOR (a*(b+c))。 表達式為時間表達式，當進程執(zhí)行到該語句時將被掛起，直到指定的等待時間到時，進程再開始執(zhí)行 WAIT FOR 語句后面的語句。 例如： WAIT UNTIL((x*10)100)。 ?該語句在表達式中將建立一個隱式的敏感信號表，當表中的任何一個信號量發(fā)生變化時，就立即對表達式進行一次評估。 2. WAIT UNTIL WAIT UNTIL [布爾表達式 ]。 錯誤語句 End process。 WAIT ON語句與進程敏感信號列表的關系 Process(a,b) IS Begin y=a and b。 wait on a,b。 End process。 WAIT ON 后面的信號只要有一個發(fā)生變化，進程將被執(zhí)行。 進程狀態(tài)的變化受 WAIT語句的控制，當進程執(zhí)行到WAIT語句時，就將被掛起，并設置好再次執(zhí)行的條件。如果無標號說明，下一條要執(zhí)行的語句是循環(huán)外的下一條語句。此時不管 EXIT語句是否有標號說明，都將執(zhí)行下一條語句。 2） EXIT語句后跟 LOOP語句的標號 此時 ， 執(zhí)行 EXIT語句時 ， 程序將跳至所說明的標號 。 EXIT語句具有 3種基本書寫格式 : 1） EXIT語句沒有 “ 循環(huán)標號 ” 或 “ WHEN條件 ” 當條件為 “ 真 ” 執(zhí)行 EXIT語句時 ， 程序將按如下順序執(zhí)行：執(zhí)行 EXIT， 程序將從僅僅當前所屬的 LOOP語句中退出 。而 NEXT語句不結束 LOOP語句的執(zhí)行，只是結束一次循環(huán)。 ?LOOP 語句嵌套時，通常 NEXT語句應標有“標號”和“ WHEN條件”。 ?NEXT語句執(zhí)行時，將停止當前的迭代，而轉入下一次新的迭代。 END LOOP sbcd； FORLOOP與 WHILELOOP的區(qū)別舉例： NEXT 語句 NEXT [標號 ] [WHEN條件 ]。 sum:=0。 如果條件為 假 ,則結束循環(huán)。 END LOOP [標號 ] 。 END ARCHITECTURE rtl。 y=tmp。 ； F0R i IN 0 TO 7 LOOP tmp: =tmp XOR a(