微機原理與接口技術：第07章-文庫吧資料
2024-10-25 18:04本頁面
【正文】 有效（低電平）時，實現(xiàn)寫入， DIN引腳上的信號經過輸入緩沖器（三態(tài)緩沖器）對選中單元進行寫入。 數據的輸入和輸出是分開的，由 信號控制讀寫。 鎖存在列地址鎖存器中的 7位列地址 CA6～ CA0（地址總線上的 A14～ A8），在每個存儲矩陣中選中一列，則共有 4個存儲單元被選中。 7條行地址經過譯碼產生 128條選擇線 ， 分別選擇 128行； 7條列地址線經過譯碼也產生 128條選擇線 ， 分別選擇 128列 。 RASCAS 64K存儲體由 4個 128 128的存儲矩陣構成 。 芯片的地址引線只要 8條 ， 內部設有地址鎖存器 ， 利用多路開關 ， 由行地址選通信號 （ Row Address Strobe） ， 把先出現(xiàn)的 8位地址 ， 送至行地址鎖存器；由隨后出現(xiàn)的列地址選通信號 （ Column Address Strobe） 把后出現(xiàn)的8位地址送至列地址鎖存器 。 用 8片 Intel 2164A就可以構成 64K字節(jié)的存儲器 。 所以 ， 必須在地址有效以后過一段時間有效 ， 使地址信號能夠穩(wěn)定；同樣 ， 也必須在 已變?yōu)楦唠娖胶?，地址信號才允許改變 。 CS WE4．存儲器的寫周期 要實現(xiàn)寫操作必須要 和都 為低 。 讀周期是表示該芯片進行兩次連續(xù)的讀操作必須間隔的時間 。 存儲器讀，只有在地址有效以后；而且是從選片有效以后，數據才穩(wěn)定輸出。 通常的微型機系統(tǒng)的內存儲器中，總有相當容量的 ROM，它們的地址必須與 RAM一起考慮，分別給它們一定的地址分配。 當系統(tǒng) RAM的容量大于 2K， 如 4K（ 或更多 ） 時 ，若還用 Intel 2114組成 ， 則必須分成 4組 （ 或更多 ） 。 采用線選控制方式時 ， 不光有地址重疊問題 ， 而且用不同的地址線作為選片控制 ， 則它們的地址分配也是不同的 。 所以 ， 它們的地址有很大的重疊區(qū) （ 每一組占有 32K地址 ） ， 但在實際使用時 ， 只要我們了解這一點是不妨礙使用的 。 在系統(tǒng)的 RAM為 2K的情況下 ， 為了區(qū)分不同的兩組 ， 可以不用全譯碼方式 ， 而用 A10～ A15中的任一位來控制選片端 ， 例如用 A10來控制 ， 如圖 712所示 。 若用 Intel 2114 1K 4位的片子 ， 構成一個 2K RAM系統(tǒng) ， 其連接如圖 711所示 。 一頁內兩片的數據線 ， 一個接到數據總線的 D0～D3， 另一個接到 D4～ D7。 因此 ， 總的存儲體容量 1K就要分成四部分 （ 或稱為頁 ） ， 所以 ， 用地址總線上的 A0～ A7直接與各個片的地址輸入端相連 ， 可尋址 256，即實現(xiàn)頁內尋址；由 A A9經過譯碼輸出四條線 ， 代表 1K的不同的四個部分 （ 四個頁 ） ， 即 0～ 256為第一頁； 256～ 511為第二頁； 512～ 767為第三頁； 768～1023為第四頁 ， 實現(xiàn)頁的尋址 。對片子沒有選片要求，如片子有 — 選片輸入端（ CS或 CE），可把它們直接接至 IO/M。 在圖 79中，每一片是 1024 1，故其地址線為 10條，滿足整個存儲體容量的要求。 （ 4）控制信號的連接。 （ 2） CPU的時序和存儲器的存取速度之間的配合問題。 在連接中要考慮的問題有以下幾個方面。 RAM與 CPU的連接 在微型計算機中 ， CPU對存儲器進行讀寫操作 ，首先要由地址總線給出地址信號 ， 然后要發(fā)出相應的是讀還是寫的控制信號 ， 最后才能在數據總
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