cpu高效編程技術-文庫吧資料
2024-10-07 21:49本頁面
【正文】 +。 *op++ = *ref++。 return r。 } else { val=24。 } if (!(val16)) { r+=2。 } else { r=0。 12 位運算 int r。 s+=8。CPU高效編程技術 核心系統(tǒng)數(shù)據(jù)庫組 褚霸 (余鋒 ) 202057 微處理器的核心技術 ? 流水線處理 ? 運算器高速化 ? RISC和 CISC ? 超標量執(zhí)行 ? 亂序執(zhí)行 ? 分支預測 ? 緩存 ? 多核心 2 了解處理器 Nehalem E5620 ? 長流水線 = 15級 ? X86指令解釋為微指令后亂序執(zhí)行 – 等待執(zhí)行的微指令放在 Reserveration Station – 多個 ALU運算單元并發(fā)、亂序執(zhí)行 – Reorder Buffer中實現(xiàn)串行化 – Instruction Retirement Pipeline ? 示例： 4級和 8級的流水線 Intel的長流水線 Front End 讀入 x86指令， 每個時鐘周期 16字節(jié) x86指令解析為微指令（ μop） 微指令（ μop）緩存 亂序執(zhí)行 1 寄存器重命名 微指令進入保留站 分配臨時寄存器 發(fā)射指令 各種運算 Load/Store EU EU EU 亂序執(zhí)行 2 存入臨時寄存器 EU中計算結果 Load/Store 按指令順序?qū)懗鼋Y果 指令生效，真正寫入 內(nèi)存和物理寄存器 觸發(fā)具有數(shù)據(jù)依賴的指令執(zhí)行 指令量化分析 ? 取指令，每個 16字節(jié) /cycle ? X86指令解析為微指令 – 簡單指令 3條 /cycle – 復雜指令 1條 /cycle ? 保留站到 EU的 Port，總共 6個 – P0， P1， P5到 ALU單元 – P2， P3， P4到 Load/Store單元 ? Instruction
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