【正文】 率控制字，改變 K即可改變輸出 頻率，如圖 。 sd ffKN?? (28a) sdffKN? (28b) 由式 (28)可知， fs / N 即為頻率分辨率。 相位累加器的步進(jìn)值 K決定了 DDS的輸出頻 率。 15/16) 圖 相位累加器位寬為 4bit時(shí) LUT地址與存儲(chǔ)數(shù)據(jù)的對(duì)應(yīng)關(guān)系 利用 Matlab 可生成所需存儲(chǔ)的數(shù)據(jù)。 相位累加器 波形存儲(chǔ)器 第二章 FPGA 工作原理 14 表 相位累加器位寬為 4bit時(shí) LUT存儲(chǔ)的數(shù)據(jù) 地址 數(shù)據(jù) 0000 sin(0) 0001 sin(2π/16) 0011 sin(2π n n L 圖 基于 DDS硬件結(jié)構(gòu) 假定相位累加器的位寬為 4bit，那么 LUT 深度 N 為 16，此時(shí)其內(nèi)部所存數(shù)據(jù)如表 所示。在圖 中，相位累加器的位寬為 n bit，步進(jìn)值為 K，波形存儲(chǔ)器的深度 N 為 2n，寬度為 L bit。 基于查表法（ LUT） 的 DDS 一個(gè)典型的基于查表法（ LUT）的 DDS 系統(tǒng)核心部分由相位 累加器和波形存儲(chǔ)器兩部分構(gòu)成 [15]。 圖 2b? 時(shí) IIR 濾波器的幅度頻譜 第二章 FPGA 工作原理 13 圖 2b? 時(shí) IIR 濾波器的沖激響應(yīng) 在圖 中，根據(jù)正 弦 信號(hào)頻譜特性，輸出信號(hào)的頻率為 28ssff?? 。 假設(shè) f = fs / 8 ,代入式（ 27）中，可以得出 24arctan 4bb ?? ? ，因此 2b? 。經(jīng)過(guò)計(jì)算，可以知道： 221 , 2 44b b b j bp ? ? ? ? ?? （ 24） 因?yàn)?b 是實(shí)數(shù)，所以 p1 和 p2 是復(fù)共軛，上式可以變?yōu)椋? 第二章 FPGA 工作原理 12 24a r c ta n1 , 2bj bpe ??? （ 25） 顯然，兩個(gè)極點(diǎn)都是 1，而且必然落在單位園上。 基于 IIR 濾波器的 DDS 利用 IIR濾波器產(chǎn)生正弦波如圖 示，圖中 IIR濾波器是一個(gè)全極點(diǎn)濾波器。 圖 完整的 FPGA設(shè)計(jì)流程 第二章 FPGA 工作原理 11 FPGA 實(shí)現(xiàn) DDS 的方法 目前，用 FPGA 來(lái)實(shí)現(xiàn) DDS 有 兩 種方法 [14]：基于 IIR 濾波器的實(shí)現(xiàn)方法、基于查找表 (LUT)的實(shí)現(xiàn)方法。將下載好程序的 FPGA 放在開發(fā) 板上進(jìn)行測(cè)試，以驗(yàn)證設(shè)計(jì)。如果編譯、綜合、布線 /適配和行為仿真、功能仿真、時(shí)序仿真等過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿足原設(shè)計(jì)的要求，則可以將布線 /適配器產(chǎn)生的配置 /下載文件下載電纜載入目標(biāo)芯片中。在選用的目標(biāo)器件中建立起與網(wǎng)表文件符合的基本邏輯電路的對(duì)應(yīng)關(guān)系。將源文件經(jīng)過(guò)一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的關(guān)系，最終獲得門級(jí)電路甚至更底層的電路描述文件，即生成與 FPGA 基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。 (1)進(jìn)行源文件的編輯和編譯。 FPGA 的設(shè)計(jì)流程 FPGA 設(shè)計(jì)方法可以總結(jié)為一個(gè)簡(jiǎn)單的設(shè)計(jì)流程， Altera 的 QuartusⅡ軟件是全集成開發(fā)工具，完全支持這一設(shè)計(jì)流程。當(dāng)不用做時(shí)鐘時(shí)，時(shí)鐘輸入引腳可以用做標(biāo)準(zhǔn) I/O。這些引腳接收時(shí)鐘信號(hào)，直接連接至芯片中的 其他時(shí)鐘控制結(jié)構(gòu)。較高的傳送速率一般用于通信和網(wǎng)絡(luò)設(shè)備中。 這對(duì) DSP 設(shè)計(jì)非常有用。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。可以初始化為任意存儲(chǔ)器模式，并進(jìn)行測(cè)試，所以，這對(duì)設(shè)計(jì)調(diào)試非常有用。 FPGA 存儲(chǔ)器模塊可以配置成單端口或者雙端口 RAM，或者可編程 ROM，還可以用做移位寄存器或者 FIFO 緩沖，以替代 LAB 邏輯。這些專用資源第二章 FPGA 工作原理 9 通常在器件中以特殊行列模塊的形式進(jìn)行排列。 4. 嵌入式存儲(chǔ)器 RAM 現(xiàn)代 FPGA 器件除了 LAB 之外還含有特殊的硬件模塊。有些器件的 I/O 單元還含有鉗位二極管，使能后可以用做 PCI 總線的 I/O。 其他特性包括可變電流驅(qū)動(dòng)能力和擺率控制等，以提高電路板級(jí)信號(hào)完整性。 FPGA 中的 I/O 模塊通常被稱為 I/O 單元。 LABI／ O 可以連接到本地互連，實(shí)現(xiàn)高速本地操作，或者直接連接至行列 互連，向芯片的其他部分發(fā)送數(shù)據(jù)。另一類互連是行列互連。 FPGA 布線通道可以分成兩類：本地互連及行列互連。 FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進(jìn)行通信。產(chǎn)生的進(jìn)位 比特可以輸出到其他 LE，或者器件互連中。 FPGA LE 含有專門的進(jìn)位邏輯和 LAB 中的寄存器鏈布線，為這些信號(hào)提供最短鏈接。 寄存器輸出通過(guò) LE 后驅(qū)動(dòng)至器件布線通道，還可以反饋回 LUT。 LE 的同步部分來(lái)自可編程寄存器，非常靈活，通常由全局 器件時(shí)鐘來(lái)驅(qū)動(dòng)它，而任何時(shí)鐘域都可以驅(qū)動(dòng)任何 LE。邏輯之所以被稱為查找表，是因?yàn)橥ㄟ^(guò)“查找”正確的編程級(jí)來(lái)選擇輸出，并根據(jù) LUT 輸入信號(hào)通過(guò)復(fù)用器將輸出送到正確的地方。 LUT 由一系列級(jí)聯(lián)復(fù)用器構(gòu)成，如圖 所示。 圖 典型的 LE 的結(jié)構(gòu)圖 其中， FPGA 用查找表 (LUT)替代了 CPLD 中的乘積項(xiàng)陣列，它是 FPGA 中組合邏輯輸出乘積和的關(guān)鍵。 (LE) 圖 所示是一個(gè)典型的 LE 的結(jié)構(gòu)圖。也增加了嵌入式乘法器、鎖相環(huán)的資源，如圖 所示。此外，擁有多種配置模式也是其出色之處。 FPGA 的高度靈活性對(duì)定制電路的不足之處進(jìn)行了很好地彌補(bǔ)?；谥T多因素的促進(jìn)，使得現(xiàn)場(chǎng)可編程邏輯器件的應(yīng)用成為大勢(shì)所趨，而這其中應(yīng)用最為廣泛的莫過(guò)于現(xiàn)場(chǎng)可編程邏輯陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。一方面，微電子技術(shù)日新月異的發(fā)展使得半導(dǎo)體廠商已經(jīng)無(wú)力獨(dú)立承擔(dān)設(shè)計(jì)與制造集成電路的艱巨任務(wù)。 第二章 FPGA 工作原理 6 第二章 FPGA 工作原理 FPGA 簡(jiǎn)介 FPGA 的發(fā)展歷程及特性介紹 隨著數(shù)字化技術(shù)的不斷普及，當(dāng)今社會(huì)已經(jīng)步入了一個(gè)數(shù)字集成電路廣泛應(yīng)用的時(shí)代。其原理與采用 DDS 技術(shù)的正弦信號(hào)發(fā)生器相同，只是用可讀寫存儲(chǔ)器 (RAM)代替 ROM 來(lái)存儲(chǔ)波形數(shù)據(jù)，根據(jù)需要通過(guò)微處理器更改其中的波形數(shù)據(jù)就達(dá)到了產(chǎn)生所需的任意波形是目的。因而在需要產(chǎn)生較高頻率信號(hào)的情況下，往往要采用 DDS 和鎖相環(huán)相結(jié)合的技術(shù)。 表 美國(guó)模擬器件公司 DDS 的主要特性 由于受器件水平的限制 (主要受 D/A 轉(zhuǎn)換器轉(zhuǎn)換速度的限制 )，目前使用的 DDS的時(shí)鐘頻率仍不太高。隨著第一章 緒論 4 電子技術(shù)的不斷發(fā)展，其缺點(diǎn)得到了一定的克服，現(xiàn)在 DDS 技術(shù)已經(jīng)在各個(gè)領(lǐng)域得到了廣泛地應(yīng)用 [7]。 (2)輸出信號(hào)當(dāng)中含有比較大的雜散信號(hào) ：主要是下面三個(gè)因素造成的， a. 幅度量化誤差造成的雜散 , ,的雜散 [6]。 (8)大規(guī)模集成，體積小，功耗低，重量輕。 (7)微處理器接口，控制容易，穩(wěn)定可靠。 (6)復(fù)雜方式的信號(hào)調(diào)制很容易實(shí)現(xiàn)。一般鎖相環(huán)為了減小相位噪聲，必須減小回路的帶寬，致使鎖相環(huán)難于捕獲，頻率轉(zhuǎn)換速度和穩(wěn)定性不能保障。 DDS 產(chǎn)生的所有頻率都由標(biāo)準(zhǔn)的同一時(shí)鐘源控制，因而很容易實(shí)現(xiàn)相干信號(hào)頻率的產(chǎn)生和變換，在通信、雷達(dá)、導(dǎo)航等設(shè)備中有極寬廣的應(yīng)用前景。 (3)相位連續(xù)。 (2)頻率轉(zhuǎn)換快。 例如南京新聯(lián)電子公司生產(chǎn)的 EE1462 系列高頻 DDS 合成標(biāo)準(zhǔn)信號(hào)發(fā)生器，主要技術(shù)指標(biāo)及特性如下： [4] 輸出頻率： 100kHz～ 430MHz（ EE1462A/B/C/D/E/F 型） 頻率分辨力： 1Hz 輸出電壓： Vrms～ 1Vrms 電壓分辨力： 頻譜純度：諧波：＜ 30dBc；雜波：＜ 40dBc 調(diào)制：調(diào)幅： 0～ 90%；調(diào)頻： 0～ 100kHz PSK、 FSK 和 掃頻 ”真彩液晶顯示（ 16位 65536 色） 帶 RS232 接口，可選配 GPIB 接口 音頻源選件： 10mHz～ 1MHz 輸出 頻率計(jì)選件： 10Hz～ 1000MHz 功耗： 38W 主要特點(diǎn)： 采用直接數(shù)字合成（ DDS）技術(shù) 采可大規(guī)模編程器件（ CPLD）技術(shù) 全數(shù)字化調(diào)頻技術(shù) 準(zhǔn)確的調(diào)制精度 第一章 緒論 3 120dB 程控衰減，實(shí)現(xiàn)微弱信號(hào)輸出 接口齊全，多種存貯功能 外頻標(biāo)輸入，實(shí)現(xiàn)真正意義上的全頻段高頻率分辨力。 國(guó)內(nèi)信號(hào)發(fā)生器現(xiàn)狀 信號(hào)發(fā)生器的國(guó)內(nèi)生產(chǎn)廠家有成都前鋒電子儀器有限公司、江蘇綠揚(yáng)電子儀器有限公司、南京新聯(lián)電訊儀器有限公司、南京涌新電子有限公司、寧波中策電子有限公司、北京無(wú)線電二廠、北京普源精電公司等。 數(shù)字視頻、噪聲功率比測(cè)量、無(wú)線 HD。 其 主要應(yīng)用 : 雷達(dá)、衛(wèi)星、電子戰(zhàn)、 多電平信號(hào) 。 第一章 緒論 2 寬帶波形中心提供 60 種無(wú)線通信的寬帶調(diào)制，支持 WiGig、無(wú)線 HD 和 等標(biāo)準(zhǔn) 。 安捷倫可直接提供用于 M8190A 的 MATLAB 軟件 ，來(lái)執(zhí)行任意波形（多音頻信號(hào)、脈沖雷達(dá)信號(hào)、多載波調(diào)制波形）測(cè)量和分析例程以及儀器應(yīng)用。 高達(dá) 2GSa 任意波形存儲(chǔ)器 /通道，具有高級(jí)排序功能 。 高達(dá) 80dBc 典型值的無(wú)雜散動(dòng)態(tài)范圍（ SFDR） 。 12 位分辨率，高達(dá) 12GSa/s。安捷倫(Agilent)公司和泰克 (Tektonix)公司是國(guó)際電子測(cè)量公司的代表 。 國(guó)外信號(hào)發(fā)生器現(xiàn)狀 當(dāng)今信號(hào)發(fā)生器的國(guó)外生產(chǎn)廠家主要有德國(guó)的 Ramp。 國(guó)內(nèi)外現(xiàn)狀 現(xiàn)在市場(chǎng)上已有的信號(hào)發(fā)生器有很多種，其電路形式有采用運(yùn)放及分立元件構(gòu)成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機(jī)和 FPGA 為核心，輔以必要的模擬電路構(gòu)成的 DDS 數(shù)字信號(hào)發(fā)生器。信號(hào)發(fā)生器主要是產(chǎn)生各種不同頻率、相位、幅度、波形的各種輸出信號(hào)，用于各種不同條件、要求、場(chǎng)合的測(cè)試領(lǐng)域，以及機(jī)械、醫(yī)療等需要 產(chǎn)生特定輸出信號(hào)的領(lǐng)域。 Waveform Generator。 Abstract Signal generator in the field of electronic technology as the most basic electronic devices, widely used in various fields. With the development of electronic information technology, its performance requirements are also getting higher and higher, such as highfrequency stability requirements, conversion speed, with AM, FM. The topic for the FPGAbased DDS waveform generator, has a practical significance. Through research Direct Digital Synthesis (Direct Digital Frequency Synthesis referred to DDS or DDFS) to the basic principles of the DDS grasp the core of the phase accumulator function of the performance of the FPGA, DA conversion circuit and that munications between the FPGA Control functions in conjunction with the external circuit, the design of the FPGAbased DDS waveform generator. This system is mainly to FPGA chip EP2C8Q208C8 as the core, supplemented by the necessary analogcircuit, in the preparation of the Verilog programming, co