【正文】 } return 0。 } CloseHandle(hDevice)。wave_DAC08[0], 2048, amp。 if(hDevice!=NULL) { bResult=DeviceIoControl(hDevice, IOCTL_EZUSB_BULK_WRITE, amp。hDevice,pcDriverName)。 dat=0。 } …… if(d[7]!=0) { dat=dat+1。 0x80。 0x01。j++) //產(chǎn)生初相位為 0 的正弦波 { wave[j]= + * sin(j * PI / 128)。 switch (event) { case EVENT_COMMIT: …… for(j=0。 BOOLEAN bResult = FALSE。 char pcDriverName[64]=Ezusb0。 unsigned char dat=0。 unsigned char wave_DAC08[2048]。 double wave_temp[256]。 由于我的水平有限，文中難免有不妥或錯誤之處，懇請各位老師和同學(xué)批評指正，不勝感激。下面列出一些需要改進(jìn)的地方： 1. 基于單片機(jī)的智能 RLC 測試儀的設(shè)計的內(nèi)容還可以進(jìn)一步的豐富，使設(shè)計的更有完美、合理?？偟膩碚f這是一次難得的鍛煉，為今后從事工作打下了良好的基礎(chǔ)?；趩纹瑱C(jī)的智能 RLC 測試儀的設(shè)計達(dá)到了預(yù)期的設(shè)計目標(biāo)。 圖 12 電源模塊設(shè)計 SPCE061A 最小系統(tǒng) SPCE061A 最小系統(tǒng)當(dāng)中，包括 SPCE061A 芯片外圍的基本模塊，有：晶振輸入模塊（ OSC）、鎖相環(huán)外圍電路（ PLL）、復(fù)位電路（ RESET）等，如圖 13 所示。主要性能如下： 116 位微處理器； 2工作電壓： VDD 為 ～ (CPU), VDDH 為 ～ (I/O)； 3CPU 時鐘： 32768Hz～ ； 4內(nèi)置 2K 字 SRAM、內(nèi)置 32K FLASH； 5可編程音頻處理； 632 位通用可編程輸入 /輸出端口； 732768Hz 實時時 鐘，鎖相環(huán) PLL 振蕩器提供系統(tǒng)時鐘信號； 82 個 16 位可編程定時器 /計數(shù)器 (可自動預(yù)置初始計數(shù)值 )； 92 個 10 位 DAC(數(shù) 模轉(zhuǎn)換 )輸出通道； 107 通道 10 位電壓模 數(shù)轉(zhuǎn)換器 (ADC)和單通道語音模 數(shù)轉(zhuǎn)換器； 11聲音模 數(shù)轉(zhuǎn)換器輸入通道內(nèi)置麥克風(fēng)放大器自動增益控制 (AGC)功能； 12系統(tǒng)處于備用狀態(tài)下 (時鐘處于停止?fàn)顟B(tài) )耗電小于 ； 1314 個中斷源：定時器 A / B， 2 個外部時鐘源輸入，時基，鍵喚醒等； 14具備觸鍵喚醒的功能； 15使用凌陽音頻編碼 SACM_S240 方式 ( 位 /秒 )，能容納 210 秒的語音數(shù)據(jù)； 16具備異步、同步串行設(shè)備接口； 17具有低電壓復(fù)位 (LVR)功能和低電壓監(jiān)測 (LVD)功能； 18內(nèi)置在線仿真電路接口 ICE（ In Circuit Emulator）； 19具有保密能力； 20具有 WatchDog 功能（由具體型號決定）。 5 單片機(jī)系統(tǒng)設(shè)計 SPCE061A 單片機(jī)概述 SPCE061A 是繼 SP 系列產(chǎn)品 SPCE500A 等之后凌陽科技推出的又一個 16位結(jié)構(gòu)的微控制器。 假 設(shè) 輸 入 信 號 為 inV ， OP07 的 輸 出 信 號 為 outV ，則2/)5( inout VV ?? 。由于 ADS7861 是單電源供電的，只能對正電壓進(jìn)行 A/D 變換。 4數(shù)據(jù)傳送模塊 : 數(shù)據(jù)采集完成后，將采集的數(shù)據(jù)直接傳輸?shù)骄哂袝捍婀δ艿膯纹瑱C(jī)中暫存，等待進(jìn)行數(shù)據(jù)處理。 當(dāng) 32FEN 低電平時，輸出 16 個 REG_CLK 脈沖（相位和 AD_CLK 相反）進(jìn)行一次 12 位采集數(shù)據(jù)移位的操作，前 4 個數(shù)據(jù)自動溢出，保留后 12 個數(shù)據(jù)。 Q的輸出直接接 ADS7861 的 CONVST 端，控制 A/D 轉(zhuǎn)換，在 Q 高電平的過程中剛好有一個 CLK 的下降沿，在該下降沿到來時開始 A/D 變換。 2 TONG 模塊 : 此模塊起到同步的作用。因此測試信號為 1KHz 時，選擇 8M 的 AD_CLK，轉(zhuǎn)換的速率為 8M/32=250K，每個周期采 250 個點；測試信號為 100Hz 時，選擇 1M的 AD_CLK，轉(zhuǎn)換的速率為 1M/32=31250，每個周期采 點。 當(dāng) SEL=0 時，選擇的是 8M 的時鐘輸出，送 AD_CLK；當(dāng) SEL=1 時，選擇的是 1M 的時鐘輸出，送 AD_CLK。 CLK 為 8M 的晶振。 當(dāng)測試信號的頻率為 100Hz 時，選擇較低的轉(zhuǎn)換速率； 當(dāng)測試信號的率 為 1K 時，選擇較高的轉(zhuǎn)換頻率。我們選用可編程邏輯器件 EPM7064SLC4410 來實現(xiàn)對 A/D 轉(zhuǎn)換的控制。 由于 A/D 輸出是串行數(shù)據(jù)，因此在每次存儲之前要進(jìn)行串轉(zhuǎn)并的操作，然后將數(shù)據(jù)存到 單片機(jī) 中，同樣，我們也采用 CPLD 進(jìn)行串轉(zhuǎn)并的控制。 ADS7861 轉(zhuǎn)換時序的邏輯控制 在進(jìn)行 A/D 變換時，要實現(xiàn)連續(xù)采樣，而且間隔時間一定，如果用單片機(jī)來控制轉(zhuǎn)換時序，最高的轉(zhuǎn)換速度只能達(dá)到幾 K，這樣當(dāng)測試信號為 1K 時， 每個周期只能取幾個點， 這樣測量就 很不準(zhǔn)確，因此不采用單片機(jī)直接控制A/D 采樣。 執(zhí)行一次 A/D 變換至少需要 16 個 CLOCK，而 A/D 變換的最大的速率是500KHz。轉(zhuǎn)換開始后三個時鐘周期之后開始出現(xiàn)數(shù)據(jù)（從最高位開始輸出），之后每個時鐘周期輸出一位數(shù)據(jù)。本系統(tǒng)中我們令 M0M1A0=000，選擇通道 A0、 B0。 ADS7861 芯片介紹 ADS7861 是雙、 12 位串行輸出、 500K、 2+2 通道的同時采樣 A/D 芯片。 4 同時采樣模塊 同時采樣模塊方案設(shè)計 由于本系統(tǒng)采用相關(guān)測相的原理，對 A/D 變換的同時性要求比較嚴(yán)格，要保證兩路信號進(jìn)行同時采樣。之后，上層根據(jù)被測元件的阻抗（或感抗、容抗）選擇與之最接近的標(biāo)準(zhǔn)電阻 ，進(jìn)行第三次測量。第一次測試后，上層根據(jù)相位的正負(fù)判斷被測元件的類型：相位差為?0 左右，則被測元件是電阻；相位超前 ?90 左右，則被測元件曾感性；相位滯后 ?90 左右，則被測元件曾容性。程控放大器選用 PGA103，實現(xiàn)電壓 1 、 100 三檔的切換。 圖 10 RLC 測試儀前端電路原理圖 電路中模擬開關(guān)選用 MAX384。圖中標(biāo)準(zhǔn)電阻選擇的是 1sR ，測試信號通過 1sR 和 Z 分壓（不計 Ron 的影響） ，兩路信號經(jīng)電壓跟隨、放大后進(jìn)行同時采樣。通過實驗，采用如圖 10 所示的原理電路。當(dāng) ZRs? 較小時，模擬開關(guān)的導(dǎo)通電阻就不可忽略。 圖 9 電阻分壓電路 IV 變換的硬件電路 由于測試要實現(xiàn)自動測量，因此標(biāo)準(zhǔn)電阻的切換顯得比較重要。兩序列分別表示 )()( nVnV zs ? 和 )(nVz ，用第一序列減去第二序列就得到一個新的序列，它表示被測元件的電壓降。前端電路是影響系統(tǒng)測量范圍和測量精度的關(guān)鍵。 3 IV 變換模塊 前端電路主要是實現(xiàn) IV 的變換，將標(biāo)準(zhǔn)電阻的電壓降和被測元件的電壓降進(jìn)行分離，送同時采樣模塊。當(dāng)信號的幅度較大時，輸出就會切頂失真。 如圖 8 所示， AD9850 輸出的信號經(jīng)過 RC 高通濾波器，將直流分量濾除，輸出交流信號，再經(jīng)放大器放大，電壓跟隨，輸出幅度適當(dāng)、帶載能力較強(qiáng)的信號源。 但是 AD9850 直接產(chǎn)生的信號幅度只有 2V 左右，而且是單極性的。 圖 7 DDS 正弦信號發(fā)生模塊電路圖 AD9850 的參考時鐘頻率 clkinf 選擇為 8M。當(dāng)測試頻率選擇 1KHz 時， A/D 的采樣速率為 250K，也就是每個周期采 250 個點，如果每路信號存儲 1K 個數(shù)據(jù)，則一次測試采 1024/250 約 4 個周期的信號。因此，測試信號的頻率不能太高（ 1KHz 左右）；也不能太低，太低了對存儲器的要求比較高。 AD9850 硬件電路圖及單片機(jī)程序 AD9850 硬件電路如圖 7 所示： 由于同時采樣 A/D 芯片的轉(zhuǎn)換速度最高在 500K/S 左右，實際做到電路中最高達(dá)到 250K 左右。 5在做電路板時，注意不要讓 inCLK 信號離 AD9850 太遠(yuǎn)，否則容易產(chǎn)生高頻干擾。 2CLK 是 AD9850 的參考時鐘，可選 5～ 150MHz 之間的正弦信號或方波信號。 輸出頻率 322/clkinconout fWf ?? 其中， conW 為 32 位頻率控制字， clkinf 為 AD9850 的參考時鐘頻率。并行模式時 (D3 D38=“ 00”），通過 8 位總線 D7D0 將數(shù)據(jù)裝入寄存器， 全部 40 位需重復(fù) 5 次，在FQUD 上升沿把 40 位數(shù)據(jù)從輸入寄存器裝入到頻率和相位及控制數(shù)據(jù)寄存器，從而更新 DDS 輸入頻率和相位，同時把地址指針復(fù)位到第一個輸入寄存器，時序如圖 35 所示。 AD9850 有 40 位寄存器，其中 32 位用于頻率控制，5 位相位控制， 1 位電源休眠 (powerdown)功能， 2 位廠家保留測試控制。 AD9850 內(nèi)部有高速比較器，接到 DAC 濾波輸出端，就可直接輸出一個抖動很小的脈沖序列，此脈沖輸出可用作 ADC 器件的采樣時鐘。 DAC 輸出兩個互補(bǔ)的模擬電流，接到濾波器上。 AD9850 芯片簡介 AD9850 是美國 AD 公司生產(chǎn)的高集成度的 DDS 合成芯片。減鑒相器 （ PD） 環(huán)路濾波器（ LF） 壓控振蕩器（ VCO） 可編程分頻器 Ns /)(0? )(si?參考頻 率 )(0 s? 輸出 of )(s?? 相位 累加器 N 正弦波形表 （ ROM） D/A 變換 低通 濾波器 參考頻率 cf 頻率控 制字 M 輸出 0f 少了所需的元器件，功耗小、電路簡單，而且精度、穩(wěn)定度相對比較好。輸出的正弦波頻率 NMff co? （ ） 圖 6 DDS 基本原理框圖 結(jié)合二者的長處，直接采用 DDS 合成芯片。查詢表把輸入的地址相位信息映射成正弦波幅度信號，經(jīng)過 D/A 變換，輸出模擬信號。～ 360176。相位寄存器的輸出 與相位控制字相加，然后輸入到正弦查詢表地址上。該 DDS 系統(tǒng)的核心是相位累加器 ,它由一個加法器和一個 N 位相位寄存器組成， N 一般為 24～ 32 位。 圖 5 鎖相環(huán)頻率合成原理框圖 2利用 DDS 數(shù)字合成技術(shù)設(shè)計正弦信