【正文】 35 參考文獻(xiàn) [1] 譚會生 ,張昌凡 .EDA 技術(shù)及應(yīng)用 (第二版 )[M].西安電子科技大學(xué)出版社 , [2] 沈明山 .EDA 技術(shù)及可編程器件應(yīng)用實訓(xùn) [M].科學(xué)出版社 , [3] 李莉 ,路而紅 .電子設(shè)計自動化 （ EDA） 課程設(shè)計與項 目實例 [M].中國電力出版社 ,2021 [4] 鄒彥 ,莊嚴(yán)等 .EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計 [M].電子工業(yè)出版社 , [5] 郭照南 .電子技術(shù)與 EDA 技術(shù)課程設(shè)計 [M].中南大學(xué)出版社 ,2021 [6] 孟慶海 ,張洲 .VHDL基礎(chǔ)及經(jīng)典實例開發(fā) [M].西安交通大學(xué)出版社 , [7] 曾繁泰 ,陳美金 .VHDL程序設(shè)計 [M].清華大學(xué)出版社 ,2021 [8] 孫延鵬等 .VHDL與可編程邏輯器件應(yīng)用 [M].航空工業(yè)出版社 , [9] 宋萬杰 ,羅豐等 .CPLD 技術(shù)及其應(yīng)用 [M].西安電子科技大學(xué)出版社 ,1999 [10] 徐志軍 ,徐光輝 .CPLD/FPGA 的開發(fā)與應(yīng)用 [M].電子工業(yè)出版社 ,2021 [11] 陳云治等 .CPLD 應(yīng)用技術(shù)與數(shù)字系統(tǒng)設(shè)計 [M].電子工業(yè)出版社 , [12] 王丹利等 .CPLD/FPGA 可編程邏輯器件使用教程 [M].機械工業(yè)出版社 , [13] 東方人華 .MAX+plusII 入門與提高 [M].清華大學(xué)出版社 ,2021 [14] 王輝等 .MAX+plusII 和 QuartusII 應(yīng)用與開發(fā)技巧 [M].機械工業(yè)出版 社 ,2021 [15] 王志鵬等 .可編程邏輯器件開發(fā)技術(shù) MAX+plusII[M].國防工業(yè)出版社 , 。其設(shè)計思想及方法也可用于其它基于可編程邏輯器件的數(shù)字電路系統(tǒng)的設(shè) 計。 性能分析 選擇目標(biāo)芯片為 EPF10K10LC844，進(jìn)行上述實驗連線的連接，將程序下載到目標(biāo)芯片中，對運行結(jié)果進(jìn)行測試，當(dāng)清零信號 RESET 有效時，數(shù)碼管顯 示 000000；時、分、秒計數(shù)時，能夠完成秒到分鐘、分鐘到小時的進(jìn)位功能；當(dāng)調(diào)分信號 SETMIN、調(diào)時信號SETHOUR 有效時，可以對分鐘、小時進(jìn)行調(diào)整；當(dāng)整點時，蜂鳴器會發(fā)出聲音，而且三個 LED 燈循環(huán)點亮，即花樣顯示。 輸出信號的連接如下：代表掃描顯示的驅(qū) 動信號 SEL[2..0]連到實驗儀的 SEL2， SEL1， 33 SEL0 端。 下載及調(diào)試 仿真成功后可以進(jìn)行程序的下載及調(diào)試。還可以更清楚地看到秒計數(shù)器計數(shù)的過程。從中可以更清楚地看到該數(shù)字電子鐘系統(tǒng)的整點報時功能。由信號 dpout 的輸出，當(dāng) sel=?2’或 ?4?時， dpout 輸出為高電平，可以看到該系統(tǒng)的分時選擇功能。 30 圖 67(b) 由圖 67(b)可以看到該數(shù)字電子鐘系統(tǒng)的整點報時功能。圖中顯示的是由 005959 跳變到010000。 圖 67 系列為整個系統(tǒng)的仿真。根據(jù)共陰極數(shù)碼管的段碼對照表，根據(jù)輸入信號 num,7 段管顯示對應(yīng)的字符。 圖 65 為時間數(shù)據(jù)掃描分時選擇模塊的仿真 29 (6)譯碼器模塊的仿真。分時選擇是由每個位的小數(shù)點 dp控制的。 6 個數(shù)碼管對應(yīng)分別顯示秒個位、秒十位、分個位、分十位、時個位、時十位 。遞增到 39。在時鐘的上升沿 ,count 由 39。當(dāng) reset=39。 圖 65 為時間數(shù)據(jù)掃描分時選擇模塊的仿真。同時，由信號 count 決定 3 只 LED 燈循環(huán)點亮。 圖 63 小時計數(shù)器的 仿真 (4)揚聲器及彩燈聲光報警模塊的仿真。時，輸出 daout=00.否則，在時鐘的上升沿，計數(shù)累加，直到增為 23，然后由 23變?yōu)?00。當(dāng) reset=39。 27 圖 62 分計數(shù)器的仿真 (3)小時計數(shù)器的仿真。 圖 61 秒計數(shù)器的仿真 (2)分計數(shù)器的仿真。139。重新開始循環(huán)遞增。時，輸出 daout=00.否則，在時鐘的上升沿，計數(shù)累加，直到增為 59，然后由 59變?yōu)?00,同時向分進(jìn)位信號 enmin輸出 39。 圖 61 為秒計數(shù)器仿真波形圖，圖中 reset=39。 7 段管顯示 F,led[6..0]=47H END fun。 END deled。 ENTITY deled IS PORT(num:IN std_logic_vector(3 downto 0)。 use 。 (7)譯碼器文本（文件名： ）為底層文本。 end process。039。 送出小時十位 daout(1 downto 0)=hour(5 downto 4)。139。 分十位的 dp 不亮 when 100=daout=hour(3 downto 0)。 送出分十位 dp=39。039。139。 秒十位的 dp 不亮 when 010=daout=min(3 downto 0)。 送 出秒十位 dp=39。039。039。 case count is when 000=daout=sec(3 downto 0)。 end if。) then if(count=101) then count=000。event and clk1=39。) then count=000。 24 process(clk1,reset) begin if(reset=39。 ARCHITECTURE fun OF seltime IS SIGNAL count:STD_LOGIC_vector(2 downto 0)。 sel:out std_logic_vector(2 downto 0))。 daout:OUT STD_LOGIC_vector(3 downto 0)。 sec,min:IN STD_LOGIC_VECTOR (6 downto 0)。 use 。 use 。 (6)時間數(shù)據(jù)掃描分時選擇模塊文本（文件名： ）為底層文本。 end process lamper。 end if。 count=count + 1。 elsif(count=10) then lamp=100。 lamper:process (clk) begin if(rising_edge (clk)) then if(count=10) then if(count=00) then 23 lamp=001。 end if。 end if。) then if(dain=0000000) then if(count1=10) then count1=00。event and clk=39。 BEGIN speaker:process (clk) begin speak=count1 (1)。 ARCHITECTURE fun OF alert IS signal count:std_logic_vector (1 downto 0)。 lamp:OUT STD_LOGIC_VECTOR (2 DOWNTO 0))。 dain:IN STD_LOGIC_VECTOR (6 DOWNTO 0)。 use 。 LIBRARY ieee。 END fun。 end if。 else count=000000。 end if。) then if(count (3 downto 0) =1001) then if(count1623) then count=count+7。event and clk=39。) then count=000000。 process(clk,reset) begin if(reset=39。 ARCHITECTURE fun OF hour IS SIGNAL count:STD_LOGIC_VECTOR(5 downto 0)。 daout:out std_logic_vector (5 downto 0))。 21 use 。 LIBRARY ieee。 END fun。 end if。 else count=0000000。039。 elsif (count1660) then count=count+1。 else count=0000000。 ELSE count=count+7。139。139。 elsif(clk 39。039。 enhour=(enhour_1 or enhour_2)。 BEGIN 20 daout=count。 ARCHITECTURE fun OF minute IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0)。 daout:out std_logic_vector(6 downto 0))。 ENTITY minute IS PORT( clk,clk1,reset,sethour:IN STD_LOGIC。 use 。 (3)分計數(shù)器（文件名： ）為底層文本。) end process。 end if(reset=39。 則 count 復(fù) 0 end if。 after 100 ns。 則 count 加 1 enmin_1=39。 則 count 復(fù) 0(有此句 ,則對無效狀態(tài)電路可自啟動 ) end if。 則加 7,+7=+1+6,即 加 6 校正 ,使前面 1660的 end if。count=0000000。) then 否則，若 clk上升沿到 if(count(3 downto 0)=1001) then 若個位計數(shù)值到 1001 if(count1660) then 又若 count 小于 60H if(count=1011001) then 又若 count 已到 59D 19 enmin_1=39。event and clk=39。)then count=0000000。 enmin為向分進(jìn)位信號 process(clk,reset,setmin) begin if(reset=39。 enmin_2=(setmin and clk)。 SIGNAL enmin_1,enmin_2:STD_LOGIC。 END entity second。 enmin:OUT STD_LOGIC。 use 。 LIBRARY ieee。 end a。 u5: seltime port map(clk1 =clkdsp, u5:時間數(shù)據(jù)掃描分時選擇模塊元件例化 reset =reset, sec =second_daout, min =minute_daout, hour =hour_daout, 18 daout =seltime_daout, dp =dpout, sel =sel)。 u3: hour port map (clk =enhour_re,u3:小時計數(shù)器元件例化