【正文】 現(xiàn)代社會(huì)是一個(gè)信息社會(huì)，實(shí)現(xiàn)信息共享是社會(huì)發(fā)展的必然趨勢(shì)和必然要求，因此對(duì)系統(tǒng)的開放性進(jìn)行有益的研究，使高速公路動(dòng)態(tài)稱重系統(tǒng)成為 ITS（ intelligent transport systems 智能交通系統(tǒng)）的一部分實(shí)現(xiàn)稱重、計(jì)價(jià)、管理 一體化，實(shí)現(xiàn)交通管理流程自動(dòng)化，有著建設(shè)性的現(xiàn)實(shí)意義。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 28 第 5 章 展望和不足 以后的動(dòng)態(tài)稱重系統(tǒng)將向著小型化便攜式發(fā)展，而且稱重傳感器也向小型化反應(yīng)快速性發(fā)展（比如光線傳感器）。 當(dāng)然，本設(shè)計(jì)中還存在著許多不足之處，算法方面還有待于繼續(xù)完善，硬件部分還有很大的改善空間。FPGA 芯片完成數(shù)字濾波后，將數(shù)據(jù)傳送到單片機(jī)，單片機(jī)輔助 FPGA 芯片完成控制與顯示的任務(wù)。本文 在總結(jié)前人的經(jīng)驗(yàn)基礎(chǔ)上，提出了一種新式動(dòng)態(tài)稱重?cái)?shù)據(jù)處理方式。由于速度有限，這樣只能實(shí)現(xiàn)簡(jiǎn)單的濾波算法。這對(duì)公路建設(shè)與管理有著極為重要的意義，同時(shí)對(duì)車輛運(yùn)輸現(xiàn)代化管理也有較大的促進(jìn)作用。濾波后我們看到情況得到了明顯的改善，噪聲信號(hào)的峰峰值被抑制在 的范圍內(nèi)，這就大大改善了信噪比，提高了測(cè)量精度。這樣就完成了一個(gè)流程，等下一輛車進(jìn)入軸重臺(tái)時(shí)開始新的流程。但此時(shí)顯示的仍然是當(dāng)前采 集值，如果當(dāng)長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 26 前數(shù)值小于下車門限 OAUTO，證明車輛此時(shí)已經(jīng)行駛過軸重臺(tái)，這時(shí)判斷是前輪還是后輪通過軸重臺(tái)，如果是前輪我們就將所求最大數(shù)值顯示出來，這就是前輪稱量的軸重值。 單片機(jī)軟件流程圖 流程圖說明：程序開始的時(shí)候就采集并顯示數(shù)據(jù)，如果這個(gè)數(shù)據(jù)大于門限值 IAUTO則證明此時(shí)已經(jīng)有車進(jìn)入軸重臺(tái)，如果不大于這個(gè)門限證明沒有車進(jìn)入軸重臺(tái)，所以實(shí)時(shí)顯示當(dāng)前采集數(shù)據(jù)。所以此時(shí)必須通過數(shù)字濾波消除干擾。采用模擬方法濾波時(shí)，參數(shù)不能過大，否則將產(chǎn)生過大的延遲不能實(shí)現(xiàn)實(shí)時(shí)處理。而只是對(duì)后面 t1～ t2 的數(shù)據(jù)進(jìn)行濾波處理。 動(dòng)態(tài)稱重儀表的數(shù)學(xué)模型 圖 35 汽車動(dòng)態(tài)稱重儀的數(shù)學(xué)模型 當(dāng)汽車以 15km/h 通過 400mm 的傳感器測(cè)量板時(shí)需要 96ms。為了適應(yīng)這種要求，現(xiàn)在的單片機(jī)開發(fā) 系統(tǒng)，除了配備有匯編語(yǔ)言軟件之外，很多還配備了高級(jí)語(yǔ)言軟件，如 C5 PLM51 等。隨著單片機(jī)硬件性能的提高，其工作速度越來越快，目前 80C51 單片機(jī)的最高時(shí)鐘頻率可達(dá) 40MHz以上。匯編語(yǔ)言程序能夠直接操作機(jī)器硬件，指令的執(zhí)行速度快。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 25 單片機(jī)軟件設(shè)計(jì) 在開發(fā)一個(gè)單片機(jī)應(yīng)用系統(tǒng)時(shí)，系統(tǒng)程序的編寫效率在很大程度上決定了目標(biāo)系統(tǒng)的研制成效。 Sample 中保存著當(dāng)前采樣值，而 s(0)…s(15) 中保留著以前的采樣值，s(16)中是移出丟棄的數(shù)值。在 shift寄存器中我們?cè)诔绦蜷_始的時(shí)候就已經(jīng)全部賦值為 0。下面簡(jiǎn)單的介紹一下程序設(shè)計(jì)思想。我們知道在 VHDL 語(yǔ)言中沒有乘法指令，所以可以通過移位相加來完成乘法運(yùn)算（可以參考本設(shè)計(jì)中的程序 程序及其說明）。 程序說明：用硬件電路實(shí)現(xiàn) FIR濾波器也就是完成以下運(yùn)算 Y(n)= ?? ??L0k )kn(x)k(h 當(dāng)計(jì)算好單位沖擊響應(yīng) h(n)后，剩下的就是進(jìn)行卷積運(yùn)算了。 end process。 ―― 結(jié)果輸出 else null。 shift(0):=tmp。 shift(i+1):=shift(i)。 pro:=mul(old， h2)。 for i in 15 downto 0 loop ―― 計(jì)算其他 16 點(diǎn)的乘積，并累加求卷積 old:=shift(i)。 pro:=mul(tmp， h1)。 then tmp:=sample。event and cp=39。)。 result=(others=39。 then ―― 執(zhí)行復(fù)位 for i in 0 to 15 loop shift(i):=000000000000。 ―― 定義一個(gè)移位數(shù)組 begin if reset=39。―― 一次計(jì)算所得的乘積數(shù)值 variable acc:unsigned(19 downto 0)。―― 定義變量 tmp 中保留當(dāng)前采樣值old 中保留上次采樣值 variable h1， h2:unsigned(7 downto 0)。 architecture beh of fir_lw is ―― 對(duì)實(shí)體的描述 begin fir_main:process(cp) type shift_arr is array(16 downto 0) of unsigned (11 downto 0)。 ―― 采樣信號(hào) result: out unsigned(19 downto 0) ―― 計(jì)算的結(jié)果 )。 ―― 加載 FIR 計(jì)算中需要的數(shù)值 entity fir_lw is ―― 實(shí)體說明 port( cp， reset:in std_logic。 ―― 加載常用庫(kù)函數(shù) use 。 use 。 圖 32 乘法仿真結(jié)果 library ieee。 16 進(jìn)制乘法： fff00=0， fffff=fef01， fff02=1ffe。當(dāng)在時(shí)鐘上升沿到來的時(shí)候執(zhí)行乘法運(yùn)算。 end lw。 end if。 then out1=mul(in1， in2)。event and cp=39。 end mul_ok。 ―― 定義輸入信號(hào) in2:in unsigned(7 downto 0)。 ―― 加載用戶自己編寫的函數(shù) entity mul_ok is port( cp :in std_logic。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 22 use 。 use 。它本身不能完成仿真功能，只能由其他程序調(diào)用此函數(shù)來完成。 程序說明：由于在 FIR 計(jì)算中需要用到乘法，而在 VHDL 語(yǔ)言中沒有提供乘法函數(shù) ，所以我們用移位相加的辦法來實(shí)現(xiàn)乘法。 end。 end loop。 when others=null。 when 10=v_left(18 downto 11):=v_in2(7 downto 0)。 when 8=v_left(16 downto 9):=v_in2(7 downto 0)。 when 6=v_left(14 downto 7):=v_in2(7 downto 0)。 when 4=v_left(12 downto 5):=v_in2(7 downto 0)。 when 2=v_left(10 downto 3):=v_in2(7 downto 0)。 case i is ―― 根據(jù) i的數(shù)值不同對(duì)移位寄存器中內(nèi)容移位 when 0=v_left(8 downto 1):=v_in2(7 downto 0)。039。 end if。139。 v_in2:=in2。)。 v_add:=(others=39。 begin v_left(7 downto 0):=in2(7 downto 0)。――v_left 為移位寄存器， v_add為累加值 variable v_in1:unsigned(11 downto 0)。 alias in2:unsigned(7 downto 0) is r。 end mul_fun 。―― 加載常用庫(kù)函數(shù) package mul_fun is ―― 程序包說明 function mul(l:unsigned(11 downto 0)。 use 。 程序 清單： library ieee。當(dāng)計(jì)算好 h(n)的數(shù)值后，就可以修改此程序的數(shù)組列表。 end rom。 return(v_in1)。 when others=null。 when 15=v_in1:=00000001。 when 13=v_in1:=00000001。 when 11=v_in1:=00000001。 when 9=v_in1:=00000001。 when 7=v_in1:=00000001。 when 5=v_in1:=00000001。 when 3=v_in1:=00000001。 ―― 以下為 FIR 運(yùn)算中使用 when 1=v_in1:=00000001。 ―― 聲明函數(shù)的參數(shù)為 lw_int 類型 variable v_in1:unsigned(7 downto 0)。―― 定義一個(gè) rom 函數(shù) end rom。 ―― 加載常用的庫(kù)函數(shù) package rom is ―― 定義的包體 subtype lw_int is integer range 0 to 255。 use 。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 19 Z1?Z1?Z1?Z1?Z1?Z1?u ( n ) X 1 ( n ) Xm ( n )h ( 0 ) h ( 1 ) h ( m 1 ) h ( m )y ( n ))X (1 nN ? X )(2 nN ? )(1 nX m ?)(1 nX m ? 圖 31 FIR 算法實(shí)現(xiàn)結(jié)構(gòu)圖 ROM 程序： library ieee。圖 412 畫出了這種結(jié)構(gòu)，可直接證明它是式 41的結(jié)構(gòu)，這個(gè)結(jié)構(gòu)需要 (N+1)/2 次乘法，只是級(jí)聯(lián)或并聯(lián)結(jié)構(gòu)所需次數(shù)的一半，因此實(shí)際應(yīng)用中多數(shù)使用這種方法。 由公式 41 和公式 45 可 知，可以把 FIR 濾波器設(shè)計(jì)成具有線性相位。 (因?yàn)槭?1?z 的多項(xiàng)式，而非有理分式形式 )FIR 濾波器頻率響應(yīng)為： 【 3】【 4】 H( ?je )= ??????10 )(Nnnjenh = )( ?jeH )(??je (42) ≤n≤N1 ? ?奇對(duì)稱稱為第二類 )(nh (46) 本文采用 FIR 數(shù)字濾波，它是由卷積原理實(shí)現(xiàn)，如公式 413 所示。綜合、優(yōu)化和裝配軟件將生成一個(gè)器件編程所用的數(shù)據(jù)文件。只有這樣，取得的綜合和裝配的結(jié)果才會(huì)符合你的設(shè)計(jì)要求。如果實(shí)驗(yàn)?zāi)M結(jié)果不能滿足設(shè)計(jì)的要求，就需要重新綜合并將設(shè)計(jì)重新裝配于新的器件之中，其間不乏反復(fù)嘗試各種綜合過程和裝配過程，或選擇不同速度的器件。 布局、布線后的設(shè)計(jì)模塊模擬：即使你在設(shè)計(jì)綜合之前進(jìn)行了設(shè)計(jì)模擬， 在設(shè)計(jì)被裝配之后，還是需要對(duì)設(shè)計(jì)在進(jìn)行模擬。傳導(dǎo)延時(shí)基本上取決于布線延時(shí)，一個(gè)優(yōu)化的布局布線可將電路的關(guān)鍵部分緊密的配置在一起，以消除布線延時(shí)。裝配是指把通過綜合和優(yōu)化過程所得到的邏輯，安放到一個(gè)邏輯器件之中的過程。這個(gè)過程也可以被解釋為設(shè)計(jì)描述作為輸入，而設(shè)計(jì)網(wǎng) 表和邏輯方程作為輸出。當(dāng)然，大型設(shè)計(jì)往往是階層結(jié)構(gòu)的序列子設(shè)計(jì)和模塊的組合。但對(duì)于小型設(shè)計(jì)，則往往不需要先做原代碼模擬，即使做了，意義并不大。并行工作程序?qū)е码娐?模擬提前至設(shè)計(jì)的早期階段。編寫一個(gè)優(yōu)化的代碼的關(guān)鍵在于要依照硬件的內(nèi)在要求去思考，特別是，要能向綜合軟件運(yùn)行時(shí)的思考方式那樣去體驗(yàn)如何實(shí)現(xiàn)你的設(shè)計(jì)。前兩種方式包括設(shè)計(jì)階層的生成，而后一種是將描述的電路當(dāng)作單模塊來進(jìn)行的。只有對(duì)如何描述你的設(shè)計(jì)有了一個(gè)最佳的認(rèn)識(shí)，才能更為有效的使你編寫 設(shè)計(jì)代碼，然后再通過綜合，進(jìn)行所需要的邏輯實(shí)現(xiàn)。 用 VHDL 語(yǔ)言進(jìn)行設(shè)計(jì)描述：有了設(shè)計(jì)要求的定義后，你可以嘗試去編寫設(shè)計(jì)代碼。 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 16 圖 214 ICL232 功能框圖 長(zhǎng)春理工大學(xué)本科畢業(yè)設(shè)計(jì) 17 第 3 章 軟件設(shè)計(jì) FPGA 軟件設(shè)計(jì) 通常設(shè)計(jì)過程可劃分為下述的六個(gè)步驟 [11]： 設(shè)計(jì)要求的定義：在從事設(shè)計(jì)進(jìn)行編寫代碼工作之前，必須先對(duì)你的設(shè)計(jì)目的和要求有一個(gè)明確的認(rèn)識(shí)。 圖 213 ICL232 結(jié)構(gòu)框圖 由 ICL232 構(gòu)成的 PC 兼容機(jī)與 MCS－ 51 單片機(jī)之間的通信接口電路如圖 214 所示。其接收部分的驅(qū)動(dòng)輸出電壓在 177。 C C2 電容值的大小影響輸出阻抗，增大電容 值可降低輸出阻抗。由圖 315 可見， ICL232 的主要組成部分為：一個(gè)電荷泵部分，一個(gè)雙重發(fā)送部分和一個(gè)雙重接收部分。 INTERSIL 公司的 ICL232 是單片集成雙 RS232 發(fā)送 /接收器，采用單一 +5V 電源供電，外接至多四只電容，二只電阻便可以構(gòu)成標(biāo)準(zhǔn)的 RS－ 232 通信接口，該器件完全符合 EIA RS－ 232 標(biāo)準(zhǔn)，性能更為可靠。5V 電源供電，而且由兩片芯片構(gòu)成一個(gè) RS232 接口，電路相對(duì)比較復(fù)雜。以前大多數(shù)單片機(jī)系統(tǒng)的 RS232 轉(zhuǎn)換接口都采用 MC1488 和MC1489 構(gòu)成，它需要 177。 PC