【正文】 (9)“DigitalEleetroniesfor NuelearStrurePhysies” [R].Mareh23， 2020. (10)江小平，劉文杰 .基于 CPLD/FPGA的 A/D轉(zhuǎn)換控制器的設(shè)計(jì) .蘇州大學(xué)學(xué)報(bào)（工科版），2020年 8月 .25（ 4） .53~55 。 （ 7） ALTERA 技術(shù)文檔， 。 （ 5） 康華光，電子技術(shù)基礎(chǔ)（模擬部分），高等教育出版社， 2020。 （ 3） 杜慧敏、李宥謀 ，基于 Verilog的 FPGA設(shè)計(jì)基礎(chǔ)，西安電子科技大學(xué)出版社， 2020。 參考文獻(xiàn) （ 1） 周立功等， SOPC嵌入式系統(tǒng)實(shí)驗(yàn)教程（一），北京航空航天大學(xué)出版社， 2020。 如采集到的電壓保持的并不是很穩(wěn)定，可以采用穩(wěn)壓電路對(duì)其進(jìn)行穩(wěn)壓處理。 開始 初始化 采樣保持 A/D 轉(zhuǎn)換 讀取數(shù)據(jù) 顯示 結(jié)束 基于 Nios_II的電流 /電壓表設(shè)計(jì) 27 本次設(shè)計(jì)是我在用 Nios II 處理器 設(shè)計(jì) 電流 /電壓表 的一次初步的研究。 最終實(shí)現(xiàn) 實(shí)際電壓變化范圍： 0~25V，電流變化范圍： 0~1500mA。 在本設(shè)計(jì)中， 電流 /電壓表 由調(diào)理電路、 A/D 轉(zhuǎn)換芯片、 Nios II 處理器和 LED 數(shù)碼管四部分組成。 系統(tǒng)開始后，進(jìn)行初始化設(shè)置，接著 A/D轉(zhuǎn)換芯片對(duì)信號(hào)進(jìn)行采樣和 A/D轉(zhuǎn)換，程序控制讀取數(shù)據(jù)并進(jìn)行相應(yīng)處理后將數(shù)據(jù)送入數(shù)碼管進(jìn)行顯示，然后整個(gè)軟件程序結(jié)束。 reg[2:0] a。 reg [7:0] r_seg。 output[7:0] seg。 input[7:0] data。 仿真結(jié)果 AD7822 接口代碼仿真結(jié)果： 圖 4241 AD7822 接口代碼仿真結(jié)果 A/D 采樣控制所采數(shù)據(jù) 的仿真結(jié)果 ： 基于 Nios_II的電流 /電壓表設(shè)計(jì) 25 圖 4242 A/D 采樣控制所采數(shù)據(jù)的仿真結(jié)果 數(shù)碼管驅(qū)動(dòng)模塊 A/D 采樣所得數(shù)據(jù)要在數(shù)碼管上顯示出來，就需要驅(qū)動(dòng)程序來驅(qū)動(dòng)數(shù)碼管來完成其功能。 數(shù)據(jù)處理單元 在這一部分，設(shè)計(jì)中實(shí)現(xiàn)了外部數(shù)據(jù)的異常檢測(cè)，即、當(dāng)外部的數(shù)據(jù)超過預(yù)設(shè)的范圍時(shí)，數(shù)據(jù)處理模塊會(huì)向處理器輸出中斷信號(hào)，通知處理器進(jìn)行 處理。 parameter c=239。 parameter b=239。 parameter a=239。 output cs,rd。 input reset,clk,eoc。②信號(hào)隔離，實(shí)現(xiàn)接口時(shí) 序的轉(zhuǎn)換 。 基于 Nios_II的電流 /電壓表設(shè)計(jì) 24 AD7822 接口 代碼 在這一部分，主要存在的問題是：相對(duì)于 AVALON 總線信號(hào)來說， A/D 采樣的速率非常低，而且， AVALON 總線的接口信號(hào)和 ADC0804 數(shù)據(jù)輸出的接口信號(hào)時(shí)序不一致。 數(shù)據(jù)采集控制邏輯 A/D 轉(zhuǎn)換由 AD7822 完成，需要 Nios II 處理器對(duì)其進(jìn)行控制，由 AD7822 的時(shí)序（見圖 ）可以知道，轉(zhuǎn)換過程由 啟動(dòng)信號(hào) CONVST（低有效）啟動(dòng)，當(dāng)片選信號(hào) CS 和讀信號(hào) RD 均為低時(shí)，進(jìn)行 A/D 轉(zhuǎn)換，轉(zhuǎn)換完成后，輸出 EOC（低有效）信號(hào)，此時(shí)可以讀取數(shù)據(jù) DB0DB7， 之后可以進(jìn)入下一個(gè)轉(zhuǎn)換周期。 ⑵ 數(shù)據(jù)接口：提供一個(gè)外部 A/D 采集的數(shù)據(jù)流向 AVALON 總線的數(shù)據(jù)通道，主要是完成速度匹配，接口時(shí)序轉(zhuǎn)換。 A/D 采樣模塊 通過對(duì)系統(tǒng)需求進(jìn)行 分析，此模塊的功能設(shè)計(jì)可分為數(shù)據(jù)采集控制邏輯、數(shù)據(jù)接口、 數(shù)據(jù)處理邏輯三部分，其整體 功能框架 如 圖 42所示。其 內(nèi)部電路結(jié)構(gòu)圖如圖 342所示。 顯示電路 顯示 電路采用了簡(jiǎn)單的軟件譯碼移位輸出的方法，數(shù)碼管選用共陰極型。共陰數(shù)碼管在應(yīng)用時(shí)應(yīng)將公共極 COM 接到地線 GND 上，當(dāng)某一字段發(fā)光二極管的陽極為高電平 時(shí)，相應(yīng)字段就點(diǎn)亮。當(dāng) 某一字段的陰極為高電平時(shí)，相應(yīng)字段就不亮。共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極 (COM)的數(shù)碼管。 基于 Nios_II的電流 /電壓表設(shè)計(jì) 22 數(shù)據(jù)顯示 LED 數(shù)碼管介紹 本設(shè)計(jì)最終的數(shù)據(jù)顯示 采用八段 LED 數(shù)碼管，如圖 341所示。 如圖 332所示為電流 電壓轉(zhuǎn)換電路。 本 設(shè)計(jì)中用阻抗進(jìn)行 1： 100 衰減，為防止衰減后信號(hào)電壓過小又通 過運(yùn)算放大電路以及多路開關(guān) CD4052 進(jìn)行信號(hào)放大，其中的 5． 1 V 穩(wěn)壓管起過壓保護(hù)作用。 PD DB0DB7 EO CONVST CS RD 圖 322 邏輯關(guān)系圖 調(diào)理電路的設(shè)計(jì) 電壓信號(hào)衰減電路 因?yàn)?A/D 采樣芯片 AD7822 的供電電壓為 3V/5V，而一般的市電交流電壓為220V 左右，所以為了使 AD7822 能夠正常的工作，在其對(duì)電壓采樣前，要對(duì)電壓AD7822 FPGA 基于 Nios_II的電流 /電壓表設(shè)計(jì) 21 信號(hào)進(jìn)行衰減。 基于 Nios_II的電流 /電壓表設(shè)計(jì) 20 圖 3111 AD7822 管腳圖 其工作時(shí)序如圖 3112所示。 AD7822 AD7822 的介紹 AD 轉(zhuǎn)換器 AD7822 是 8 位模數(shù)轉(zhuǎn)換器，最大吞吐量為 2MSPS，內(nèi)置一個(gè) 片內(nèi)基準(zhǔn)電壓源，一個(gè)采樣保持放大器，一個(gè) 420ns 的 8位半快速型 ADC和一個(gè)高速并行接 口，可采用 3V和 5V 單電源供電 。編譯成功以后我們就可以選擇 Tools 菜單里面的 Programmer,下載整個(gè)配置到 FPGA 中去。點(diǎn)擊按鈕，程序暫停運(yùn)行，點(diǎn)擊按鈕退出運(yùn)行，如圖 31217所示 。選擇菜單 Run Debug As NiosII Hardware，如圖 31216所示 。 圖 31215 編譯 編譯完成后，進(jìn)行調(diào)試。 接下來進(jìn)行編譯，右鍵點(diǎn)擊“ hello_led_0”，在彈出的菜單中選擇“ Build Project”。點(diǎn)擊 OK 完成設(shè)置。然后， 再設(shè)置 hello_led_0_syslib[BS] 工程。代碼編寫完成后，要進(jìn)行編譯 ，首先進(jìn)行編譯前的一些設(shè)置。 打開該文件后， 按 Finish，即建立一個(gè)名為 Hello_LED_0 的模板 ，如圖31214所示 。 圖 31212 創(chuàng)建新工程 然后選擇 Next，進(jìn)入下一步，在模板中選擇 Hello LED，如圖 31213所示 。 圖 31211 報(bào)告窗口 基于 Nios_II的電流 /電壓表設(shè)計(jì) 16 接下來，要設(shè)計(jì)本次設(shè)計(jì)的軟件。 圖 31210 引腳分配 所有 FPGA 引腳分配成功后，即開始編譯硬件系統(tǒng)，選擇 Processing→ Start Compilation 進(jìn)行全程編譯，也可以選擇工具欄上的 按鈕啟動(dòng)編譯。 圖 3129 頂層模塊圖 基于 Nios_II的電流 /電壓表設(shè)計(jì) 15 頂層模塊圖生成后，要進(jìn)行 FPGA 引腳的分配。在已經(jīng)建立的 窗口的任意處雙擊，彈出添加符號(hào)（ Symbol）對(duì)話框，將剛剛生成的 Nios II 系統(tǒng)的符號(hào)以及所需要的輸入輸出引腳符號(hào)添加到窗口中，最后形成完整的頂層模塊圖。系統(tǒng)生成成功如圖 3128所示。 圖 3126 自動(dòng)分配基地址 然后，選擇 SysetmAutoAssign IRQs,讓系統(tǒng)自動(dòng)分配中斷， 如 圖 3127。 配置的結(jié)果如圖 3125所示。 如圖 3124所示。項(xiàng)目中會(huì)增加一個(gè) niosII 處理器，名字為 cpu_0,為了簡(jiǎn)便起見，沒有將它改名。 圖 3122 Nios II核選擇 點(diǎn)擊 JTAG Debug Module 標(biāo)簽頁，選擇第一級(jí)調(diào)試支持 Level1，如圖 3123基于 Nios_II的電流 /電壓表設(shè)計(jì) 12 所示。 圖 3121 SOPC Builder 的圖形界面 根據(jù)設(shè)計(jì)要求，將時(shí)鐘設(shè)置為 48MHz,并從元件列表中選擇需要的器件來創(chuàng)建 Nios II 系統(tǒng)。 Nios_II 處理器， SPI 串口的配置 過程 在 Quartus II集成開發(fā)環(huán)境中建立新的 工程和頂層模塊后啟動(dòng) SOPC Build基于 Nios_II的電流 /電壓表設(shè)計(jì) 11 er創(chuàng)建 Nios II 系統(tǒng)。 ③ 開發(fā)軟件采用 和 NiosII 簡(jiǎn)