vhdl文本輸入設(shè)計(jì)流程(參考版)
2025-02-18 01:31本頁面
【正文】 點(diǎn)擊‘ 1’，使拖黑 的電平為高電平 先點(diǎn)擊‘ b’， 將其 點(diǎn)為黑色 然后先點(diǎn)擊此處 將彈出時(shí)鐘周期 設(shè)置窗 設(shè)置輸入信號(hào)‘ b’ 的周期為 800ns 設(shè)置輸入信號(hào)‘ a’ 的周期為 2us 仿真波形文件 存盤！ 選擇仿真器 運(yùn)行仿真器 4 時(shí)序仿真 mux21a仿真波形 引腳鎖定 可選擇鍵 8作為多 路選擇器的輸入“ s” 選擇實(shí)驗(yàn)電路結(jié)構(gòu)圖 6 可選擇輸出“ y” 的信號(hào)從揚(yáng) 聲器輸出 信號(hào) a和 b輸入 兩個(gè)不同頻率 的時(shí)鐘信號(hào) 鍵 8的引腳名 作為“ s”信號(hào) 鍵 8的引腳名 對(duì)應(yīng)的引腳號(hào) 選擇實(shí)驗(yàn)板上 插有的目標(biāo)器件 揚(yáng)聲器引腳號(hào) 為： 99 信號(hào) b由 “ clock0”輸入 時(shí)鐘信號(hào)， 引腳號(hào)為： 126 信號(hào) a由 “ clock5”輸入 時(shí)鐘信號(hào)， 引腳號(hào)為： 56 注意，對(duì)于 GWAK30+板， 時(shí)鐘引腳必須查閱以下 “時(shí)鐘了解表 1”
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