【正文】 bge, bs。 第二節(jié) 模塊仿真結(jié)果 一、 十進制轉(zhuǎn)換 模塊的仿真結(jié)果 將車費和路程轉(zhuǎn)換成 4 位的十進制如圖 所示： 輸入端為： Daclk, ascore, bscore 輸出端為： age, ashi, abai, aqian, bge, bshi, bbai, bqian。 ) 本科畢業(yè)設(shè)計（論文） 27 七、 可編程邏輯常用設(shè)計輸入法介紹 MAX+plus II 的設(shè)計輸入方法有多種，主要包括文本設(shè)計輸入、原理圖輸入、波形設(shè)計輸入、層次設(shè)計輸入和平面圖設(shè)計輸入等多種方式，另外，還可以利用第三方 EDA 工具生成的網(wǎng)表文件輸入，該軟件可接受的網(wǎng)表有 EDIF格式、 VHDL 格式及 Verilog 格式。至此，我們已經(jīng)完整的完成了 可編程邏輯器件的產(chǎn)品級設(shè)計流程，相信用戶通過對以上步驟的了解，對可編程邏輯器件的設(shè)計有了一定的概念和了解。 六、 器件編程下載 在以上步驟都正確實施并完全通過以后，我們就可以將我們設(shè)計的項目（最終的數(shù)據(jù)編程文件）下載到器件中去，然后加入實際的激勵信號進行測試，在我們的目標系統(tǒng)中進行產(chǎn)品級使用了。 ② 定時分析 (TimingAnalysis) MAX+plus TimiⅡ ngAnalyzer(定時分析程序 )能按矩陣方式計算設(shè)計中點到點的延時，確定在器件 引線端上要求的上升和保持時間，估計最大時鐘頻率。設(shè)計者可以直接用矢量輸入語言來定義輸入激勵，也可以用 MAX+plus Ⅱ Wave Editor 直接繪制波形。 ① 仿真 (Simulation) MAX+plusII Simulator(仿真 器 )具有很強的靈活性，可以控制對單個器件或多個器件設(shè)計的仿真。 MAX+plusⅡ 提供的設(shè)計校驗過程包括仿真和定時分析，項目編譯后，為確保設(shè)計無誤 ,再用專門軟件進行仿真。一個設(shè)計項目在編譯完成后只能為項目創(chuàng)建一個編程文件，但并不能保證是否真正達到了用戶的設(shè)計要求，如邏輯功能和內(nèi)部時序要求等。對 CPLD 來本科畢業(yè)設(shè)計（論文） 26 說，是產(chǎn)生熔絲圖文件，即 JEDEC 文件 (電子器件工程聯(lián)合制定的標準格式，簡稱 JED 文件 )；對于 FPGA 來說，是生成位數(shù)據(jù)文件 (BitstreamGeneration)。布線以后軟件會自動生成布線報告，提供有關(guān)設(shè)計中各部分資源的使用情況等信息。劃分時應(yīng)使所需器件數(shù)目盡可能少，同時應(yīng)使用于器件之間通信的引線端子數(shù)目最少。如果整個設(shè)計 不能裝入一片器件時，可以將整個設(shè)計自動分 (分割 )成多塊并裝入同一系列的多片器件中去。綜合的目 的是將多個模塊設(shè)計文件合并為一個網(wǎng)表文件，并使層次設(shè)計平面化 (即展平 )。 ① 語法檢查和設(shè)計規(guī)則檢查 ② 設(shè)計輸入完成之后，在編譯過程首先進行語法檢驗，如檢查原理圖有無漏 連信號線，信號有無雙重來源，文本輸入文件中的關(guān)鍵字有無輸入錯誤等各種語法錯誤，并及時列出錯誤信息 報告供設(shè)計者修改；然后進行設(shè)計規(guī)則檢驗，檢查總的設(shè)計有無超出器件資源或規(guī)定的限制 并將編譯報告列出，指明違反規(guī)則情況以供設(shè)計者糾正。 1）．原理圖輸入方式 2）．硬件描述語言輸入方式 3）．波形輸入方式 本科畢業(yè)設(shè)計（論文） 25 4）．層次化設(shè)計輸入方式 四、 項目編譯（設(shè)計處理） 這是器件設(shè)計中的核心環(huán)節(jié)。 ② 設(shè)計輸入設(shè)計者將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計算機的過程稱為設(shè)計輸入。由于高層次的設(shè)計與器件及工藝無關(guān)，而且在芯片設(shè)計前就可以用軟件仿真手段驗證系統(tǒng)方案的可行性，因此自頂向下的設(shè)計方法 ,有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計中的錯誤，避免不必要的重復(fù)設(shè)計，提高設(shè)計的一次成功率。設(shè) 計者首先要根據(jù)任務(wù)要求，如系統(tǒng)所完成的功能及復(fù)雜程度，對工作速度和器件本身的資源、成本及連線的可布通性等方面進行權(quán)衡，選擇合適的設(shè)計方案。可編程邏輯器件的設(shè)計流程包括設(shè)計準備、設(shè)計輸入、設(shè)計處理（項目編譯）、仿真和定時分析、器件編程下載（設(shè)計實現(xiàn)）四個步驟。 ⑤ 硬件描述語言 MAX+plusⅡ 支持各種 HDL 硬件設(shè)計輸入語言，包括VHDL、 VerilogHDL 和 Altera 的硬件描述語言 AHDL。 ③ 模塊組合式工具軟件 MAX+plusⅡ 具有一個完整的可編程邏輯設(shè)計環(huán)本科畢業(yè)設(shè)計（論文） 24 境， 包括設(shè)計輸入、設(shè)計處理、設(shè)計校驗仿真和下載編程四個模塊，設(shè)計者可以按設(shè)計流程選擇工作模塊。 ② 開放的界面 MAX+plusⅡ 可與其它工業(yè)標準的設(shè)計輸入、綜合和校驗工 具鏈接。 MAX+plusⅡ 開發(fā)系統(tǒng)具有以下特點。 Altera 公司在推出各種 CPLD 和 FPGA 的同時也在不斷地升級相應(yīng)的開發(fā)工具軟件，已從早期的第一代 A+plus、第二代 MAX+plus 發(fā)展到目前的第三代 MAX+plus II 和第四代 Quartus。 從 節(jié)開始，分5 個模塊詳細介紹了主要程序，一個出租車計費系統(tǒng)的程序在本章全部交待完畢。 end rtl。 end case。 when‖1000‖=q=‖1101111‖。 when‖0110‖=q=‖1111101‖。 when‖0100‖=q=‖1100110‖。 when‖0010‖=q=‖1011011‖。 七 、 顯示譯碼 模塊實現(xiàn) 模塊 如 圖 圖 顯示譯碼模塊 begin case d is when‖0000‖=q=‖0111111‖。 本科畢業(yè)設(shè)計（論文） 22 end process。 end if。 else b:=b+1。 六 、 八進制 選擇 模塊實現(xiàn) 模塊 如 圖 所示，該模塊主要負責(zé)對不同時刻的車費路程的數(shù)值顯示進行選擇。 end process。 when others=null。 dp=’1’。 dp=’0’。 本科畢業(yè)設(shè)計（論文） 21 dp=’0’。 else 五 、 車費路程顯示 模塊的實現(xiàn) 如 圖 所示，通過 該八進制模塊 ， 車費和路程 將被 顯示出來 圖 車費路程顯示模塊 begin b:=c。 b1c:=b1c+1。 b1b:=0000。 b1:=b1+1。 b1c:=0000。 四 、 十進制轉(zhuǎn)換 模塊的實現(xiàn) 如 圖 所示 ， 該模塊把車費和路程轉(zhuǎn)化為 4 位十進制數(shù)， daclk 的頻率要比 clk 快得多 圖 if(b1a=9 and b1b=9 and b1c=9)then 本科畢業(yè)設(shè)計（論文） 20 b1a:=0000。)then num:=num+1。)then if(b=39。and pause=39。 and js=39。 elsif(start=39。 chf:=700。)then b:=39。 elsif(start=39。 aa:=0。 b:=39。)then chf:=0。)then if(stop=39。event and clk=39。 LUC、 CHEFEI 分別表示汽車行駛的路程及相應(yīng)的車費。 第 二 節(jié) 系統(tǒng) 框圖及 各功能模塊的實現(xiàn) 及主程序 一、程序流程圖 本科畢業(yè)設(shè)計（論文） 17 圖 程序流程圖 二、系統(tǒng)總體框圖 下圖所示為系統(tǒng)的總體框圖， 該系統(tǒng)主要由負責(zé)汽車啟動，停止，暫停，加速等功能的 計費 模塊，負責(zé)把車費和路程轉(zhuǎn)化為 4 位 10 進制數(shù)的 轉(zhuǎn)換 模塊，負責(zé)顯示車費和路程的 顯示 模塊，以及 復(fù)位模塊和顯示譯碼模塊 等 5 個模塊組成。在工程文件中創(chuàng)建 RAM 或 ROM 塊以后，可以通過將各時刻的正弦值（以 ASCII字符表示）寫進 MIF 文件（初始化文件）中，從而存儲在 RAM 或 ROM塊中。象 Xilinx 公司 FPGA 芯片則可以利用 CLB 塊來配置 RAM 或直接利用 Logiblox 來生成。 ④ 波形輸出 波形輸出是當(dāng)定時器滿足定時要求觸發(fā)后就輸出此時的正弦值，多個點的觸發(fā)輸出就形成了一個正弦波。 設(shè)計中采用了兩個計數(shù)模塊來同時計數(shù)，一個模塊計數(shù)時鐘的上邊沿，而另一模塊則計數(shù)時鐘的下邊沿。 ③ 定時器設(shè)計 定時器根據(jù)運算器傳來的定時數(shù)據(jù)定時。元件描述后，只要在程序中用 Generic map 和 port map 語句映射該元件即可。該運算器實際上最終可轉(zhuǎn)換成一除法器。 ① 鎖存器設(shè)計 鎖存器用來將單片機送來的頻率數(shù)據(jù)鎖存穩(wěn)定在 FPGA 中，可以用片內(nèi)的鎖存器資源（或用觸發(fā)器）來構(gòu)成。使用 FPGA 還可以實現(xiàn)動態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系 統(tǒng)運行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相關(guān)或時間相關(guān)的任務(wù)）及硬件軟化、軟件硬化等功能。 FPGA 的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和 I／ O 單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設(shè)計需求。 FPGA 由可編程邏輯單元陣列、布線資源和可編程的 I／ O 單元陣列構(gòu)成，一個 FPGA 包含豐富的邏輯門、寄存器和 I／ O 資源。 本科畢業(yè)設(shè)計（論文） 15 第三章 基于 VHDL 的出租車計費系統(tǒng)的實現(xiàn) 第一節(jié) VHDL 相關(guān)介紹 一、 FPGA 簡介 現(xiàn)場可編程門陣列 FPGA（ FieldProgrammable Gate Array）是美國 Xilinx 公司于 1984 年首先開發(fā)的一種通用型用戶可 編程器件。 故綜合以上 幾點 我們選擇 VHDL 語言來設(shè)計計程車計價器。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進行交流和共享，減少硬件電路設(shè)計。而且它還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。 圖 方案三：采用 VHDL語言 VHDL 具有功能強大的 語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。 單片機方案有較大的 活動空間 ，不但能實現(xiàn)所要求的功能而且能在很大的顯示輸出 基本速率 起 /停開關(guān) 車速搖桿 車速控制模塊 里程動態(tài)顯示器 計費動態(tài)顯示器 電源電路及保護電路 金額顯示 單價顯示 里程傳感器 移位寄存器電路 本科畢業(yè)設(shè)計（論文） 13 程度上擴展功能，而且還可以方便的對系統(tǒng)進行升級。利用單片機豐富的 IO端口，及其控制的靈活性，實現(xiàn)基本的里程計價功能和價格調(diào)節(jié)、時鐘顯示功能。采用傳感器件，輸出脈沖信號，經(jīng)過放大整形作為移位寄存器的脈沖，實現(xiàn)計價，但是考慮到這種電路過于簡單，性能不夠穩(wěn)定，而且不能調(diào)節(jié)單價，也不能根據(jù)天氣調(diào)節(jié)計費標準 ，電路不夠?qū)嵱?，所?我們不予采用。 四、 通過分析可以設(shè)計出系統(tǒng)的頂層框圖如圖 所示： 本科畢業(yè)設(shè)計（論文） 12 圖 系統(tǒng)的頂層框圖 第三節(jié) 設(shè)計方案比較 方案一：采用數(shù)字電路控制。 三、 車費的顯示 ： 由動態(tài)掃描電路來完成。 ⑤ 計數(shù)器 E 完成模擬實現(xiàn)車行駛100m的功能。 ② 計數(shù)器 B 完成車費十位和個位 ③ 計數(shù)器 C 完成車費角和分。 第二節(jié) 基本設(shè)計思想 一、 根據(jù)出租車計費原理，將出租車計費部分由 5 個計數(shù)器來完成分別為counterA， counterB， counterC， counterD， counterE。車暫時停止（行駛中遇紅燈或中途暫時停車）不計費，車費保持不變。 ② 車行駛超過 3 km后 ， 按每公里 元計費（在 元基礎(chǔ)上每行駛 1 km車費加 元 ）， 車費依次累加。 本科畢業(yè)設(shè)計（論文） 11 第二章 出租車計費系統(tǒng)的設(shè)計 第一節(jié) 出租車計費 目標 本文 中出租車的計費工作原理一般分成 3 個階段： ① 車起步開始計費。 Framework 能將來自不同 EDA 廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中信息的傳輸與共享，是并行工程和 Top–Down 設(shè)計方法的實現(xiàn)基礎(chǔ)。 (4)VHDL 是一個標準語言，為眾多的 EDA 廠商支持，因此移植性好。 (2)VHDL 可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯的設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次 ,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設(shè)計過程都可以用