科研訓(xùn)練報告通信工程(參考版)
2025-08-05 21:37本頁面
【正文】 現(xiàn)代電子技術(shù)，2002，第3期，2729[6]林可祥. 偽隨機碼的原理與應(yīng)用[M] . 北京:人民郵電出版社,197821頁 共19頁。我想這是一次意志的磨練，是對我實際能力的一次提升，也會對我未來的學(xué)習(xí)和工作有很大的幫助。在今后的日子里，我仍然要不斷地充實自己，爭取學(xué)到更多知識。我從資料的收集中，掌握了偽隨機信號的知識，讓我對我所學(xué)過的知識有所鞏固和提高，并且讓我對當(dāng)今偽隨機信號的最新發(fā)展技術(shù)有所了解。這次課程設(shè)計既考驗了我們對課本理論知識的掌握，也考察了我們的動手和分析能力，拓展我們多方面的思維。圖13 仿真電路圖圖14 仿真效果圖15位的m序列發(fā)生器的仿真圖 第七章 結(jié) 論本次課程設(shè)計基本達到了設(shè)計的要求，通過本次課程設(shè)計我了解了m序列的特點以及其設(shè)計方法，基本掌握了Quartus II的使用方法和VerilogHDL語言的編寫特點。 end endendmodule//output o_ser 是序列輸出 序列信號發(fā)生器實驗電路如圖所示。 else begin flow[3:1] = flow[2:0]。 always(posedge c_clk or negedge iN_rst) begin if(~iN_rst) flow = 439。b0001?？删幊蘭序列發(fā)生器的程序設(shè)計如下：15位的m序列發(fā)生器的程序 module M15Serial( input c_clk, input iN_rst, output o_ser )。 VerilogHDL語言實現(xiàn)對圖2所示的類似電路進行VerilogHDL語言描述，同時，在程序中增加必要的存儲單元設(shè)計，即可 實現(xiàn)設(shè)計思想。Time/Vectors仿真參數(shù)設(shè)定窗允許設(shè)定仿真時間區(qū)域，以及矢量激勵源。方法是設(shè)定為“Simulation focus”。VWF文件將仿真輸入矢量和仿真輸出描述成為一波形的圖形來實現(xiàn)仿真。第六章 序列信號發(fā)生器的設(shè)計仿真實現(xiàn)仿真就是對設(shè)計項目進行一項全面徹底的測試，以確保設(shè)計項目的功能和時序特性，以及最后的硬件器件的功能與原設(shè)計相吻合。啟動軟件后，若你的電腦沒有連接到Internet互聯(lián)網(wǎng)，會出現(xiàn)如下圖所示的提示，提示你沒有連接到Altera的官方網(wǎng)站，將無法獲得更新的資源。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點. Quartus II軟件的功能Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括： (1)可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件； (2)芯片（電路）平面布局連線編輯； (3)LogicLock增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；(4)功能強大的邏輯綜合工具； (5)完備的電路功能仿真與時序邏輯仿真工具； (6)定時/時序分析與關(guān)鍵路徑延時分析； (7)可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析； (8)支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； (9)使用組合編譯方式可一次完成整體設(shè)計流程； (10)自動定位編譯錯誤； (11)高效的期間編程與驗證工具； (12)可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件； (13)能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的
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