數(shù)字電路譯碼器實(shí)驗(yàn)報(bào)告(參考版)
2025-07-24 10:55本頁面
【正文】 教師批改學(xué)生實(shí)驗(yàn)報(bào)告時間應(yīng)在學(xué)生提交實(shí)驗(yàn)報(bào)告時間后10日內(nèi)。當(dāng)=1， =0時，輸出邏輯表達(dá)式為： 任務(wù)二：用3線—8線譯碼器74LS138和門電路產(chǎn)生如下多輸出邏輯函數(shù) 實(shí)驗(yàn)結(jié)果： Z2=A2A1A0+A2A1A0+A2A1，Z3=A2A1+A2A1A0 表2 邏輯電路的真值表輸入 輸出 使能 選擇 A2 A1 A0 X 1 0 X 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 X X X X X X 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 1 0 1 六、 實(shí)驗(yàn)結(jié)論實(shí)驗(yàn)成立，成功的做到的實(shí)驗(yàn)的要求，這次實(shí)驗(yàn)，我們發(fā)現(xiàn)了對課本嗨不夠熟悉，以至于做實(shí)驗(yàn)理解起來很慢，下次一定需要注意。 表1 三位二進(jìn)制譯碼器真值表輸入輸出 A2 A1 A0 0 X X 1 1 0 1 0 1
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