第1章eda技術(shù)概述(參考版)
2025-07-23 08:40本頁面
【正文】 EDA設(shè)計(jì)工具 隨著科學(xué)技術(shù)的飛速發(fā)展和市場需求的不斷增長， EDA技術(shù)將呈現(xiàn)出以下發(fā)展趨勢： ? EDA開發(fā)工具將得到進(jìn)一步發(fā)展； ? EDA技術(shù)將促使 ASIC和 FPGA逐步走向融合； ? EDA技術(shù)朝著 ESDA和 CE的方向發(fā)展； ? EDA技術(shù)的應(yīng)用領(lǐng)域?qū)⒃絹碓綇V泛 。 EDA設(shè)計(jì)工具 IC設(shè)計(jì)工具 檢查 /分析工具 優(yōu)化 /綜合工具 編輯器 仿真器 文字編輯器 圖形編輯器 確定型仿真器 統(tǒng)計(jì)型仿真器 ? EDA工具在 EDA技術(shù)應(yīng)用中占據(jù)了極其重要的位置，按照功能劃分， EDA工具大致可分為設(shè)計(jì)輸入工具、檢查 /分析工具、優(yōu)化/綜合工具、仿真器、 HDL綜合器、 PCB設(shè)計(jì)工具、適配器（布局布線器）以及下載器（編程器）等多個(gè)模塊?，F(xiàn)在 EDA技術(shù)和系統(tǒng)設(shè)計(jì)工具正逐漸被理解成一個(gè)整體的概念 ——電子系統(tǒng)設(shè)計(jì)自動化（ ESDA）。不同層次的描述方式比較： 硬件描述語言 設(shè)計(jì)層次 行為描述 結(jié)構(gòu)描述 系統(tǒng)級 系統(tǒng)算法 系統(tǒng)邏輯框圖 RTL級 數(shù)據(jù)流圖、真值表、狀態(tài)機(jī) 寄存器、 ALU、 ROM等分模塊描述 門級 布爾方程、真值表 邏輯門、觸發(fā)器、鎖存器構(gòu)成的邏輯圖 版圖級 幾何圖形 圖形連接關(guān)系 ?ABELHDL ABELHDL是一種最基本的硬件描述語言，它支持各種行為的輸入方式，包括布爾方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式。 硬件描述語言 ? VHDL VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 常用的硬件描述語言有 ABEL、AHDL、 VHDL、 Verilog HDL、 SystemVerilog和 System C等等 。 SOC設(shè)計(jì) 硬件描述語言 （ HDL） 就是可以描述硬件電路的功能 、 信號連接關(guān)系及定時(shí) （ 時(shí)序 ） 關(guān)系的語言 ， 也是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字系統(tǒng)的 。 SOC設(shè)計(jì) CPU核 RAM/ ROM核 USB接口核 DSP核 A/D、 D/A核 I/O單元核 ? 基于 IP模塊的 SOC設(shè)計(jì)：嵌入式設(shè)計(jì)方法中大量采用知識產(chǎn)權(quán)IP模塊的復(fù)用，就是基于 IP模塊的 SOC設(shè)計(jì)方法。在 IC設(shè)計(jì)領(lǐng)域可將其理解為實(shí)現(xiàn)某種功能的設(shè)計(jì)。 與普通的集成電路相比 ， SOC不再是一種功能單一的單元電路 ， 而是將信號采集 、 信號處理 、 輸入和輸出等完整的系統(tǒng)功能集成在一起 ， 成為一個(gè)專用功能的電子系統(tǒng)芯片 。 ASIC的設(shè)計(jì)方法 設(shè)計(jì)方法 設(shè)計(jì)效率 功能 /面積 電路速度 設(shè)計(jì)出錯(cuò)率 可測性 可重新 設(shè)計(jì)性 全定制 √ √ √ △ 標(biāo)準(zhǔn)單元 ― ― ○ △ ― ○ 門陣列 ○ △ ― △ ― ○ 可編程邏 輯器件 √ △ △ √ √ 注： √ 最高（最大），○高（大）， ― 中等，△低（小）， 最低（最?。? 微電子技術(shù)的迅速發(fā)展 ， 集成電路設(shè)計(jì)和工藝技術(shù)水平有了 很大的提高 ， 單片集成度已經(jīng)超過上億個(gè)晶體管 ， 從而使得將原 先由許多 IC芯片組成的電子系統(tǒng)集成在一個(gè)硅片上成為可能
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