【正文】 end if。 add_hn:=0。039。)。 out_xh=(others=39。039。)。 out_xg=(others=39。039。)。 out_xf=(others=39。 out_xe=sram_xn(500)。 out_xd=sram_xn(499)。 out_xc=sram_xn(498)。 out_xb=sram_xn(497)。 else 計(jì)算剩下5階 out_xa=sram_xn(496)。add_hh=sram_hn(501add_hn)。add_hg=sram_hn(502add_hn)。add_hf=sram_hn(503add_hn)。add_he=sram_hn(504add_hn)。add_hd=sram_hn(505add_hn)。add_hc=sram_hn(506add_hn)。add_hb=sram_hn(507add_hn)。add_ha=sram_hn(508add_hn)。 when s2= add_hn:=add_hn+8。current_states=s2。 fs_temp=not fs_temp。 data_in(11)amp。 接收數(shù)據(jù)并擴(kuò)展符號(hào)位 sram_xn(0):=data_in(11) amp。current_states=s1。 if(j=1) then j:=j1。039。 end if。 else i:=500。 i:=i1。039。end one。 END IF。139。architecture one of read_dat isbegin process(read_clk,DATIN) begin IF read_clk39。 DATOUT :OUT STD_LOGIC_vector(11 downto 0))。entity read_dat isport( read_clk:IN STD_LOGIC。use 。在此，我對(duì)他們表示衷心的感謝！參考文獻(xiàn)[1] [M].北京:高等教育出版社，2000年5月第2版:110163.[2] [M].北京:清華大學(xué)出版社,2007年5月第3版:143195.[3] [M].北京：高等教育出版社，2005年第五版：466497.[4] +PLUS II和Quartus II應(yīng)用與開發(fā)技巧[M].北京：機(jī)械工業(yè)出版社,2007年3月第1版:230290.[5] [M].北京：機(jī)械工業(yè)出版社，2007年2月第1版:156194.[6] [M].北京：人民郵電出版社，2005年1月第1版:190204.[7] [M]. 北京:清華大學(xué)出版社,2007年1月第2版：146173.[8] [M].西安：西安電子科技大學(xué)出版社，2003年1月第2版：180256.[9] [J].現(xiàn)代電子技術(shù),2005,(8):97－100.[10] 楊興，謝志遠(yuǎn). 基于FPGA 的FFT 處理器設(shè)計(jì)[J]. 國外電子元器件,2008年，(5):2528.[11] 錢文明,劉新寧,張艷麗. 基于Cyclone 系列FPGA的1024 點(diǎn)FFT 算法的實(shí)現(xiàn)[J].電子工程師,2007,33(2):12 14.[12] 李小進(jìn),初建朋, 實(shí)現(xiàn)[J].電路與系統(tǒng)學(xué)報(bào),2005,10(5):49 53.[13] 潘明海,劉英哲,于維雙. 一種基于FPGA 實(shí)現(xiàn)的FFT 結(jié)構(gòu)[J]. 微計(jì)算機(jī)信息, 2005,21(9 2):156158.[14] 連冰,宮豐奎,張力, 的快速傅立葉變換[J]. 國外電子元器件件,2003,(12):26 28.附 錄1. FIR實(shí)現(xiàn)的RTL級(jí)圖2. AD采集具體實(shí)現(xiàn)代碼library ieee。從李老師身上，我看到了一個(gè)老師對(duì)教學(xué)的認(rèn)真態(tài)度，對(duì)學(xué)生負(fù)責(zé)的心理，使我很受感動(dòng)。在整個(gè)畢業(yè)設(shè)計(jì)的過程中，在各個(gè)方面得到了李老師指導(dǎo)，每次出現(xiàn)問題都耐心的為我排疑、解答。由于對(duì)軟件的不了解，對(duì)VHDL語言的陌生，導(dǎo)致算法程序無法設(shè)計(jì)。開始時(shí)，作為一名做畢業(yè)設(shè)計(jì)的學(xué)生，對(duì)于課題基于FPGA的FIR算法的實(shí)現(xiàn)感到無從下手，深知本次課題的難度。致 謝時(shí)光荏苒，大學(xué)四年的路已經(jīng)悄悄的來到了盡頭，回首過去真心感謝學(xué)校中給予我在學(xué)習(xí)和生活中幫助的老師和同學(xué)，是他們的陪伴讓我成長，提高我的能力，讓我能從容的步入社會(huì)，為社會(huì)建設(shè)添一份力。它是隱藏在現(xiàn)存通信網(wǎng)里的一個(gè)網(wǎng)，而不是脫離現(xiàn)有的通信網(wǎng)而另建一個(gè)獨(dú)的“智能網(wǎng)”，而只是在已有的通信網(wǎng)中增加一些功能單元。目前，數(shù)字通信的差異化受到終端設(shè)備、中央處理器和智能網(wǎng)絡(luò)建設(shè)的影響，尚處于初級(jí)的研究準(zhǔn)備階段，數(shù)字通信技術(shù)人員應(yīng)該緊跟這一行業(yè)的趨勢(shì)和動(dòng)態(tài)。（2）數(shù)字通信的系統(tǒng)化 通過將各行業(yè)的信息整合化與數(shù)字通信系統(tǒng)的數(shù)字化處理，以此來實(shí)現(xiàn)信息、業(yè)務(wù)和數(shù)字的系統(tǒng)化分類，便于各行業(yè)集中使用和大規(guī)模生產(chǎn)。（1）數(shù)字通信的寬帶化當(dāng)前大多數(shù)數(shù)字通信的傳輸載體為光纖，因此具有傳輸頻帶寬，通信容量大：傳輸損耗小，中繼距離長；抗電磁干擾性能好；保密性好，元串音干擾；體積小，重量輕等優(yōu)點(diǎn)。整個(gè)DCR標(biāo)準(zhǔn)4FSK基帶信號(hào)處理系統(tǒng)在MATLAB下進(jìn)行了性能仿真，仿真的誤碼率與公式推導(dǎo)得出的BER接近。同時(shí)用切比雪夫等波紋逼近法設(shè)計(jì)Isinc濾波器，有效的降低了濾波器采樣點(diǎn)數(shù)，以及在邊界頻率的控制上更加準(zhǔn)確。 FIR通帶仿真圖通過Modelsim軟件和ISE在線調(diào)試工具仿真，并對(duì)仿真波形進(jìn)行分析，充分驗(yàn)證了基于FPGA的FIR設(shè)計(jì)的正確性。從圖中可以很明顯的看到濾波效果，根據(jù)傅里葉變化我們知道一個(gè)正弦波形是由很多個(gè)不同頻的正弦波形組合而成，xn是AD采集輸入的信號(hào)，從圖中可以看到非常平滑，經(jīng)過FIR算法濾掉其中一些高頻分量后得到temp_xn如圖所示的波形。FIR算法信號(hào)輸入時(shí)，將波形數(shù)據(jù)從文本中讀出數(shù)據(jù)輸入到FIR算法的輸入端。 FIR測(cè)試實(shí)現(xiàn)框圖 系統(tǒng)仿真結(jié)果分析 軟件仿真基于FPGA的FIR設(shè)計(jì)，首先采用Modelsim進(jìn)行功能仿真，圖中clk是系統(tǒng)工作時(shí)鐘；cy_clk是ad的采樣時(shí)鐘；datain是輸入的信號(hào)；daout是濾波后輸出的信號(hào)。添加激勵(lì)輸入到VDHL實(shí)現(xiàn)的FIR算法模塊中，一次FIR運(yùn)算完后，輸入一個(gè)標(biāo)志信號(hào)，使能再次產(chǎn)生激勵(lì)數(shù)據(jù)輸入到FIR運(yùn)算模塊進(jìn)行運(yùn)算。各個(gè)子模塊功能驗(yàn)證后，根據(jù)設(shè)計(jì)將各個(gè)模塊級(jí)聯(lián)起來，編寫系統(tǒng)整體測(cè)試的測(cè)試激勵(lì)，激勵(lì)編寫時(shí)盡量考慮提高測(cè)試的覆蓋率，不斷修改調(diào)整激勵(lì)及代碼，是整個(gè)功能達(dá)到設(shè)計(jì)的要求。通過系統(tǒng)功能仿真可以快速找到設(shè)計(jì)中的不足之處，提高系統(tǒng)設(shè)計(jì)的效率，同時(shí)也可以提高系統(tǒng)功能的可靠性。(c)硬件仿真硬件仿真即器件測(cè)試過程，將生成的可下載文件加載到FPGA器件，通過運(yùn)行的實(shí)際工作效果判斷設(shè)計(jì)的正確性，這個(gè)過程可以采用輔助工具，如示波器、頻譜分析儀等測(cè)試儀器，測(cè)試相關(guān)信號(hào)來判斷運(yùn)行結(jié)果的正確性。 設(shè)計(jì)實(shí)現(xiàn)與仿真的對(duì)應(yīng)關(guān)系(a)功能仿真功能仿真即代碼實(shí)現(xiàn)時(shí)的RTL級(jí)仿真，在這個(gè)階段可以查找設(shè)計(jì)輸入的代碼語法錯(cuò)誤及邏輯錯(cuò)誤等，這個(gè)過程沒有具體實(shí)現(xiàn)時(shí)電路的延時(shí)等信息，在理想情況下對(duì)系統(tǒng)進(jìn)行驗(yàn)證，因此只能確保功能的正確性。 狀態(tài)內(nèi)實(shí)現(xiàn)的具體功能狀態(tài)編號(hào)實(shí)現(xiàn)具體功能S0FIR濾波算法初始化S1移位并接受最低位或擴(kuò)展符號(hào)位S2FIR算法乘加運(yùn)算S3等待乘加運(yùn)算完畢S4等待乘加運(yùn)算完畢S5FIR算法累加位擴(kuò)展S6FIR算法溢出處理 FIR主控狀態(tài)轉(zhuǎn)換圖第四章 系統(tǒng)功能驗(yàn)證 仿真驗(yàn)證方法數(shù)字系統(tǒng)設(shè)計(jì)的仿真主要包含功能仿真和時(shí)序仿真，F(xiàn)PGA的數(shù)字系統(tǒng)設(shè)計(jì)一般分為四個(gè)步驟，首先是根據(jù)設(shè)計(jì)要求提出具體實(shí)現(xiàn)的方案；方案提出后通過調(diào)用IP或編寫硬件描述語言，實(shí)現(xiàn)設(shè)計(jì)的具體思路；邏輯功能實(shí)現(xiàn)后不斷優(yōu)化代碼，然后綜合、布局布線生成下載文件；將下載文件燒寫到FPGA器件外掛的FLASH里。FPGA內(nèi)部邏輯具體代碼見附錄。算法實(shí)現(xiàn)軟件流程圖如下： 算法流程圖，CLK是系統(tǒng)工作時(shí)鐘；READ_CLK是AD輸入的數(shù)據(jù)使能信號(hào)；DATAIN是采集輸入的有效信號(hào)；AD_CLK是AD的采樣時(shí)鐘；DA_CLK是AD的轉(zhuǎn)換時(shí)鐘；DAOUT是DA轉(zhuǎn)換的數(shù)字信號(hào)。z1z1 +x(n)y(n)x(n1)x(nN+1)b0b1bN2bN1z1 FIR濾波結(jié)構(gòu)圖并行 FIR 濾波器具有速度快、易于設(shè)計(jì)的特點(diǎn)，但濾波器階數(shù)較高時(shí)需要占用大量的資源，采用串行優(yōu)化算法可減少資源占用量。 FIR算法的具體實(shí)現(xiàn)，圖中b[N] 是濾波器系數(shù)，N是濾波器階數(shù)。根據(jù)上式濾波器的頻域響應(yīng)是有限的，其時(shí)域響應(yīng)是無限的，這樣的系統(tǒng)在現(xiàn)實(shí)中不可實(shí)現(xiàn)。有限狀態(tài)機(jī)（FSM）采用二段式或三段式的設(shè)計(jì)方法將組合邏輯和時(shí)序邏輯分開編寫，代碼結(jié)構(gòu)設(shè)計(jì)清晰，方便維護(hù)，有利于附加約、綜合以及有利于布局布線工具對(duì)其進(jìn)行優(yōu)化設(shè)計(jì)。 狀態(tài)機(jī)實(shí)現(xiàn)的HDL描述方法FSM狀態(tài)機(jī)設(shè)計(jì)分為三部分，當(dāng)前狀態(tài)寄存器轉(zhuǎn)換狀態(tài)（current_states）、下一個(gè)狀態(tài)寄存器轉(zhuǎn)換狀態(tài)（next_states）和狀態(tài)邏輯輸出。 狀態(tài)轉(zhuǎn)換圖2) 狀態(tài)轉(zhuǎn)換表狀態(tài)機(jī)描述采用列表的方式，數(shù)字系統(tǒng)設(shè)計(jì)中狀態(tài)化簡常用狀態(tài)轉(zhuǎn)換表，對(duì)于FPGA來說，由于內(nèi)部邏輯資源比較豐富，且狀態(tài)機(jī)編碼要充分考慮整個(gè)設(shè)計(jì)的穩(wěn)定性、安全性等因素，因此優(yōu)化狀態(tài)機(jī)時(shí)不常用狀態(tài)轉(zhuǎn)換表。 狀態(tài)機(jī)的