基于單片機(jī)和cpld的led點(diǎn)陣顯示系統(tǒng)附件(參考版)
2025-06-30 19:00本頁(yè)面
【正文】 end a。cp2=not clk and add5 and not add4。cp0=not clk and not add5 and not add4。rcki=hdc。when others=lineout=“XXXX”。when “1110”=lineout=“1101”。when “1100”=lineout=“1011”。when “1010”=lineout=“1001”。when “1000”=lineout=“0111”。when “0110”=lineout=“0101”。when “0100”=lineout=“0011”。when “0010”=lineout=“0001”。architecture a of hdline isbeginprocess(addin)begincase addin is when “0000”=lineout=“1111”。 rcki，eni:out std_logic)。 hdc:in std_logic。 addin:in std_logic。use 。end a。end if。end if。tempreg8(7)=d(6)。tempreg8(5)=d(4)。tempreg8(3)=d(2)。tempreg8(1)=d(0)。qhn= tempreg8(7)。tempreg8(6)=d(6)。tempreg8(4)=d(4)。tempreg8(2)=d(2)。 qhn=tempreg8(7) else if(clk’event and clk=’1’)thenif(srldn=‘0‘a(chǎn)nd rclk=’0’)thentempreg8(0)=d(0)。end sreg597。 srclk:out std_logic ser:in std_logic。 rclk:in std_logic。entity sreg597 isport(srclrn:in std_logic。串/并進(jìn)串出移位寄存器程序library ieee。end process。 end if。if(q(0)=’0’and q(1)=’0’and q(2)=’0’)thenld=’0’elseld=’1’。process(clk,clr)beginif (clr=’1’) then q=0000000000000。end scan。 ld:out std_logic。 clr,clk,en:in std_logic。use 。} }} VHDL地址形成模塊程序library ieee。k100。k++){ disp_orange()。} for(k=0。j100。i++){ disp_red()。while(1){ for(i=0。 } void main( ){uchar i,j,k。 speed=1000。 ziku=anquan1。 uchar s_color。 //使能138譯碼器，開(kāi)始輸出行掃描信號(hào) delay(20)。 // P2 = hscan。 } } /* 一行8個(gè)字節(jié)數(shù)據(jù)發(fā)完后向595發(fā)出鎖存數(shù)據(jù)脈沖信號(hào)*/ // RK_595 = 0。 buf[hscan]=1。 EN_138=1。 RK_595 = 1。 RK_595 = 0。 SK_595 = 1。 } /* 向595發(fā)出移位脈沖*/ SK_595 = 0。} break。1) {G2 = 0。} else { G1 = 1。 if (ldata1amp。
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