基于fpga的mcs-51單片機(jī)的邏輯運(yùn)算模塊設(shè)計(jì)本科畢業(yè)設(shè)計(jì)(參考版)
2025-06-30 17:49本頁(yè)面
【正文】 .山東，山東大學(xué)，2007.［6］Altera 公司. Quartus ：Altera 公司，2006［7］何立民,單片機(jī)應(yīng)用系統(tǒng)設(shè)計(jì),北京：航天航空大學(xué)出版社,2～5,46～50［8］李廣弟,單片機(jī)基礎(chǔ),北京：北京航空航天大學(xué)出版社,2001,56～64［9］張毅剛,彭喜元,新編MCS51單片機(jī)應(yīng)用設(shè)計(jì),第一版,哈爾濱工業(yè)大學(xué)出版社,2003,25～27,411～417［10］黃惠媛，《單片機(jī)原理與接口技術(shù)》，海洋出版社［11］周平，伍云輝，《單片機(jī)應(yīng)用技術(shù)》，電子科技大學(xué)出版社30。最后，再次向大家表示我最誠(chéng)意的感謝！ 參考文獻(xiàn)［1］潘松，：電子科技大出版社，2000.［2］秦實(shí)宏，周龍，：中國(guó)水利水電出版社，2005.［3］趙曙光，郭亡有，楊頌華，、：西安電子科大學(xué)出版社，2005.［4］高有堂，喬建良，：清華大學(xué)出版社，2006［5］：171。同時(shí)感謝我的同學(xué)于鵬等人的幫助與合作。在本次的設(shè)計(jì)中，正式在許多好心的教員和同學(xué)的指導(dǎo)幫助下，我的畢業(yè)設(shè)計(jì)才能順利的完成。將此項(xiàng)技能應(yīng)用到實(shí)踐當(dāng)中，將有助于提高自己開(kāi)發(fā)的思維敏捷度、開(kāi)發(fā)編程的熟練度。這是與以CPU為主的電子系統(tǒng)相比、純硬件系統(tǒng)的高可靠性，使開(kāi)發(fā)變得簡(jiǎn)易、高效、可靠。充分展現(xiàn)了EDA技術(shù)的優(yōu)越性。從行為級(jí)描述、行為級(jí)優(yōu)化與RTL級(jí)描述的轉(zhuǎn)化、選定工藝庫(kù)，確定約束條件，完成邏輯綜合與邏輯優(yōu)化、門(mén)級(jí)仿真、測(cè)試生成、布局布線(Pamp。在本次設(shè)計(jì)中程序的編寫(xiě)與仿真的工作最為艱辛，著重表現(xiàn)在開(kāi)始程序的整體思路不夠明確，所以程序的各個(gè)進(jìn)程的實(shí)現(xiàn)比較艱難，通過(guò)教員和同學(xué)的幫助算術(shù)運(yùn)算模塊的程序編譯通過(guò)。圖410是對(duì)adjust十進(jìn)制調(diào)整器器功能進(jìn)行軟件仿真的仿真結(jié)果，圖中可知，十進(jìn)制調(diào)整器計(jì)算結(jié)果以及標(biāo)志的輸出均正確。end process。HIGH)。end loop。jend if。end if。LENGTH)。v_cy(j):=v_tmpda1(4)or v_cy(j)。v_nxtcy:=v_tmpda1(4)。139。v_tmpda1:=conv_unsigned(0,5)。v_cy(i):=v_tmpda(8)or v_cy(i)。LENGTH)。139。v_pvl(7i*4 downto 0):=v_tmpda(7 downto i*4)。039。v_cy:=cy_i。v_tmpda(8):=39。variable v_pvl:unsigned(3 downto 0)。variable v_tmpda:unsigned(8 downto 0)。architecture rtl of adjust isbeginprocess(data_i,cy_i)variable v_cy:std_logic_vector(1 downto 0)。cy_o:out std_logic)。cy_i:in std_logic_vector(1 downto 0)。use 。Adjust模塊的VHDL程序如下：library ieee。其中data_i為輸入的待轉(zhuǎn)換數(shù)據(jù)，cy_i為狀態(tài)標(biāo)志寄存器PSW中的Cy位和AC位，Cy位為高位,AC位為低位。但是該指令不影響輔助進(jìn)位標(biāo)志和溢出標(biāo)志。調(diào)整的基本規(guī)則為:若A0～39或AC=1，則進(jìn)行低4位加6修正：A+06H→A。 圖48 div功能仿真圖 十進(jìn)制調(diào)整器設(shè)計(jì)Adjust十進(jìn)制調(diào)整器模塊是針對(duì)于單片機(jī)中的DA指令而設(shè)計(jì)的，主要用來(lái)實(shí)現(xiàn)二十進(jìn)制轉(zhuǎn)換。end rtl。qutnt_o=std_logic_vector(v_qutnt)。end loop。v_dffrnc:=conv_unsigned(v_diva(7 downto i),8)。else v_qutnt(i):=39。v_diva(i1):=diva_i(i1)。v_dffrnc:=conv_unsigned(v_diva(7 downto i),8)unsigned(divb_i)。for i in 7 downto 0 loopif conv_std_logic_vector(v_diva(7 downto i),8)=divb_i thenv_qutnt(i):=39。variable v_qutnt:unsigned(7 downto 0)。architecture rtl of div isbeginp_divide:process(diva_i,divb_i)variable v_diva:unsigned(7 downto 0)。rmndr_o:out std_logic_vector(7 downto 0))。divb_i:in std_logic_vector(7 downto 0)。use 。use 。如此循環(huán)8次，則循環(huán)結(jié)束后，v_qutnt中保存了商數(shù)，v_dffrnc中保存了余數(shù)，兩者分別通過(guò)信號(hào)qutnt_o和rmndr_o送到alumux模塊。 圖47 div模塊實(shí)體圖在用VHDL語(yǔ)言實(shí)現(xiàn)除法器時(shí)，采用for循環(huán)語(yǔ)句對(duì)被除數(shù)從高位到低位逐位選取，選取的位數(shù)每循環(huán)一次增加一位，將選取的位值通過(guò)高位補(bǔ)0的方法擴(kuò)展成8位數(shù)值，并與除數(shù)divb_i進(jìn)行比較，若擴(kuò)展后數(shù)值大于divb_i，則將商數(shù)暫存變量v_qutnt(8位)的相應(yīng)位置‘1’，并求出兩者的差值，存放在余數(shù)的暫存變量v_dffrnc中，此時(shí)若循環(huán)未結(jié)束，則將余數(shù)放到被除數(shù)暫存變量v_diva中，為下次計(jì)算做準(zhǔn)備，然后取出被除數(shù)的下一位進(jìn)行循環(huán)計(jì)算。本設(shè)計(jì)中的除法器采用了逐位相減的算法來(lái)設(shè)計(jì)實(shí)現(xiàn)，其實(shí)體圖如圖47所示。圖46是對(duì)mul乘法器功能進(jìn)行軟件仿真的仿真結(jié)果，圖中可知，乘法器計(jì)算結(jié)果以及標(biāo)志的輸出均正確。end process。end loop。amp。v_c(16 downto 7):=39。end if。thenv_d:=v_dout+v_c(16 downto 8)。multiply:for i in 0 to 7 loopif mulb(i)=39。amp。v_dout:=39。variable v_c:std_logic_vector(16 downto 0)。architecture rtl of mul isbeginprocess(mula,mulb)variable v_dout:std_logic_vector(8 downto 0)。product_o:out std_logic_vector(15 downto 0))。entity mul isport(mula:in std_logic_vector(7 downto 0)。use 。依此循環(huán)8次，則可求出最終乘積， 而乘積的結(jié)果由信號(hào)product_o送回到alumux模塊。每次循環(huán)時(shí)都要對(duì)乘數(shù)的對(duì)應(yīng)位進(jìn)行判斷，若乘數(shù)的對(duì)應(yīng)位是‘1’，則把被乘數(shù)與保存中間值的變量值相加，然后再存于變量v_d中；若乘數(shù)的對(duì)應(yīng)位是‘0’，則直接把保存中間值的變量值送入變量v_d中。在VHDL的實(shí)現(xiàn)中，內(nèi)部運(yùn)算的實(shí)現(xiàn)仍然是通過(guò)變量的是用來(lái)實(shí)現(xiàn)的，因?yàn)閮?nèi)部的移位相加是通過(guò)for循環(huán)語(yǔ)句來(lái)實(shí)現(xiàn)的。 圖44 addsub功能仿真圖 乘法器設(shè)計(jì)mul模塊主要實(shí)現(xiàn)算術(shù)運(yùn)算中的乘法運(yùn)算，該模塊的設(shè)計(jì)非常簡(jiǎn)單，直接利用VHDL語(yǔ)言中的乘法運(yùn)算符編寫(xiě)程序進(jìn)行設(shè)計(jì)即可，其實(shí)體圖如圖45所示。end rtl。rslt_o=s_c。s_c:=p xor c(7 downto 0)。ov_o=((not c(8))xor(not c(7)))。c(7):=g(7)or(p(7)and g(6))or(p(7)and p(6)and g(5))or(p(7)and p(6)and p(5)and g(4))or(p(7)and p(6)and p(5)and p(4)and g(3))or(p(7)and p(6)and p(5)and p(4)and p(3)and g(2))or(p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and g(1))or(p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and p(1)and c(0))。c(5):=g(5)or(p(5)and g(4))or(p(5)and p(4)and g(3))or(p(5)and p(4)and p(3)and g(2))or(p(5)and p(4)and p(3)and p(2)and g(1))or(p(5)and p(4)and p(3)and p(2)and p(1)and c(0))。c(3):=g(3)or(p(3)and g(2))or(p(3)and p(2)and g(1))or(p(3)and p(2)and p(1)and c(0))。c(1):=g(1)or(p(1)and c(0))。subtractorg:=opa_i and(not opb_i)。s_c:=p xor c(7 downto 0)。ov_o=(c(8)xor c(7))。c(7):=g(7)or(p(7)and g(6))or(p(7)and p(6)and g(5))or(p(7)and p(6)and p(5)and g(4))or(p(7)and p(6)and p(5)and p(4)and g(3))or(p(7)and p(6)and p(5)and p(4)and p(3)and g(2))or(p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and g(1))or(p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and p(1)and c(0))
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