【正文】 TKEEPI: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。CHECLK: IN STD_LOGIC。COMPONENT COUNTER ISPORT( RESET: IN STD_LOGIC。STARTCUNCHU:OUT STD_LOGIC)。RESETOUT:OUT STD_LOGIC。FLAG: IN STD_LOGIC。ARCHITECTURE ARCH OF ZHENGTI ISCOMPONENT KONGZHI3 ISPORT(RESET:IN STD_LOGIC。DIGITOUT: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。SCL:OUT STD_LOGIC。SYSSTART:IN STD_LOGIC。CHECLK:IN STD_LOGIC。USE 。USE 。這樣調(diào)用元件的引腳與DISPLAY模塊引腳的對應(yīng)關(guān)系就非常明了。U3:BIN2LED PORT MAP(BIN=DATA3,LED=DATAIN32)。例化過程為:U1:BIN2LED PORT MAP(BIN=DATA1,LED=DATAIN12)。END COMPONENT。GATE11, GATE21, GATE31:OUT STD_LOGIC。COMPONENT DISPLAY1 ISPORT(SYSSTART1,CLKDISP1:IN STD_LOGIC。LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。元件的聲明:是對底層模塊的說明，使之可以在其他模塊中被調(diào)用，聲明調(diào)用模塊的名稱(元件)以及模塊引腳信號。END ARCH。END IF。WHEN OTHERS=DIGITOUT1=0110001。GATE21=‘0’。WHEN 10 =DIGITOUT1=DATAIN3。GATE21=‘1’。WHEN O1 =DIGITOUT1=DATAIN2。GATE21=‘0’。CASE SEL ISWHEN 00 =DIGITOUT1=DATAIN1。BEGINPROCESS(SYSSTART1,CLKDISP1,DATAIN1,DATAIN2,DATAIN3)BEGINIF SYSSTARTI=‘1’ THEN SEL=00。END DISPLAY1。GATE11, GATE21, GATE31:OUT STD_LOGIC。ENTITY DISPLAY1 ISPORT(SYSSTARTI,CLKDISP1:IN STD_LOGIC。USE 。程序代碼為:LIBRARY IEEE。其次此模塊還應(yīng)包括七段顯示器掃描輸出電路模塊，為了節(jié)省3個顯示器顯示所需的電流消耗，利用視覺暫留原理讓七段顯示器輪流顯示。ARCHITECTURE ARCH OF BIN2LED ISBEGINWITH BIN SELECTLED=0110000 WHEN 0001，11101101 WHEN 0010，21111001 WHEN 0011，30110011 WHEN 0100，41011011 WHEN 0101，51011111 WHEN 0110，61110000 WHEN 0111，71111111 WHEN 1000，81111011 WHEN 1001，91111110 WHEN 0000，00110001 WHEN OTHERS。LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。USE 。USE 。首先，數(shù)據(jù)的存儲與計算都是采用的二進(jìn)制，但是要將其輸出至七段數(shù)碼管顯示時，必須提供一個電路模塊專門將二進(jìn)制數(shù)轉(zhuǎn)換成七段碼表示，即七段譯碼器的設(shè)計。END A。END IF。END IF。SCL=‘1’。END PROCESS。BIT=BIT+1。STATE=T0。STATE=T6。STATE=T5。WHEN T4A=SDA=‘0’。SCL=‘139。STATE=T4。END IF。IF BIT=3 THENSTATE=T3。SDA=SDAREG。WHEN T2=IICDATA(3 DOWNTO 0)=IICDATA(2 DOWNTO 0)amp。SDA=SDAREG。STATE=TlA。WHEN T1=SCL=‘1’。ELSESTATE=T0。SCL=‘0’。SCLREG=CLK。ELSESDAREG=‘1’。IF CMDREG=‘1’THENSDAREG=IICDATA(3)。P4:PROCESS(CMDREG)VARIABLE BIT: INTEGER :=0。END IF。SCL=‘1’。END PROCESS。END CASE。WHEN 10=IIDATA=REGDATA3。CASE SEL ISWHEN 00=IIDATA=REGDATA1。P2:PROCESS (CLK, WREN, REGDATA1, REGDATA2, REGDATA3)BEGINIF WREN=‘1’ THEN SEL=00。END IF。REGDATA3=IIDATAIN3。BEGINP1:PROCESS(START,WREN)BEGINIF START= ‘1’ THENIF WREN= ‘I’ THENREGDATA1=IIDATAIN1。TYPE STATES IS (TO, T1, T1A, T2, T3, T4, T4A, T5, T6)。SIGNAL FINISHED: STD_LOGIC。SIGNAL IIDATA: STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL CMDREG: STD_LOGIC。END IICCONTROL:ARCHITECTURE A OF IICCONTROL ISSIGNAL SDAREG: STD_LOGIC。SDA: OUT STD_LOGIC。IIDATAIN1,IIDATAIN2,IIDATAIN3: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。USE 。END P。END IF。TKEEP3=TCOU3。TKEEPI=TCOU1。ELSEIF CHECLK39。TKEEP2=0000。END PROCESS。END IF。 TCOU3=0000。ELSETCOU1=0000。END IF。TCOU2=TCOU2+1。T0002=0000。OUTEN1= ‘1’。TCOU2=0000。EVENT AND CLK=‘1’THENIF CHECLK=‘1’ THENIF TCOU3=1010 THENTCOU3=1010。OUTENI=‘0’。 TCOU2=0000。SIGNAL TCOU3:STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL TCOUl:STD_LOGIC_VECTOR(3 DOWNTO 0)。END COUNTER。TKEEP2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。OUTEN: OUT STD_LOGIC。CLK: IN STD_LOGIC。USE 。USE . ALL。END BEHAV。RESETOUT=KRESETOUT。END IF。END IF。ELSIE RESET=‘O’ THEN KRESETOUT=‘139。 EVENT AND BASECLK=‘1’)KSTARTOUT=SYSSTART。)THENIF(RESET=‘139。SIGNAL KSTARTOUT: STD_LOGIC。END KONGZHI3。RESETOUT:OUT STD_LOGIC。BASECLK: IN STD_LOGIC。SYSSTART: IN STD_LOGIC。USE 。USE 。DESIGN[M]，北京:清華大學(xué)出版社，[12] John . DIGITPrinciples and Practices[M]，北京:高等教育出版社，2022[13] 孫華錦，基于VHDL語言的電子設(shè)計自動化及其研究[D]，西安:西北工業(yè)大學(xué)，2022[14] [D]，南京:南京理工大學(xué)，2022[15] Altera公司，Data Book 2022[16] [M]，北京:高等教育出版社，1996[17] [M]，北京:北京航空航天大學(xué)出版社，1995[18] 徐志軍，[M]，北京:電子工業(yè)出版社，2022[19] 吳建國，[J]，安徽大學(xué)學(xué)報，[20] 郭鋒，[J]，微處理機(jī)，附錄 各部分以及整體的源程序此模塊采用進(jìn)程PROCESS設(shè)計。在這里，向你們表示真誠的感謝。在畢業(yè)設(shè)計中給了我很多的幫助，是我今后工作學(xué)習(xí)的榜樣。相信這對我以后走上工作崗位為有很大幫助的。通過對所學(xué)專業(yè)基礎(chǔ)課和專業(yè)課的理論知識的進(jìn)一步學(xué)習(xí)，復(fù)習(xí)、鞏固和加深，做到了更深入地了解了：當(dāng)前電子設(shè)計自動化(EDA)的基本理論；學(xué)習(xí)了用 VHDL 語言進(jìn)行數(shù)字系統(tǒng)設(shè)計的一般方法。再次，本系統(tǒng)可以補(bǔ)充鍵盤模塊，控制模塊將更復(fù)雜，由于時間的關(guān)系，沒有鍵盤模塊。雖然設(shè)計完成了其邏輯功能，但是整個設(shè)計還存在許多可改進(jìn)之處:首先，邏輯綜合過程中，系統(tǒng)優(yōu)化的許多約束條件是相互關(guān)聯(lián)的，須反復(fù)設(shè)定約束條件，以求設(shè)計芯片面積、功耗減小。仿真和測試的結(jié)果表明每個模塊均完成了其邏輯功能，并且介紹了使用VHDL語言設(shè)計數(shù)字頻率計的方法，并下載到CPLD中組成實際電路，這樣可以簡化硬件的開發(fā)和制造過程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。 結(jié) 論本課題設(shè)計了基于VHDL語言的水表抄表器的幾個模塊:控制模塊、計數(shù)模塊、存儲模塊、顯示模塊。 整體模塊VHDL設(shè)計流程下面給出此模塊結(jié)構(gòu)體(ARCHITECTURE)的設(shè)計流程圖:開 始定 義 control 模 塊 為 元 件定 義 counter 模 塊 為 元 件定 義 IICCcontrol 模 塊 為 元 件定 義 display 模 塊 為 元 件例 化 control 模 塊例 化 counter 模 塊例 化 IICCcontrol 模 塊結(jié) 束例 化 display 模 塊 圖47 整體模塊流程圖 5. VHDL程序的綜合、仿真 編譯、綜合邏輯綜合就是將較高抽象層次的描述自動轉(zhuǎn)換到較低抽象層次描述的一種方法，就設(shè)計而言，既將RTL級的描述轉(zhuǎn)換成網(wǎng)表的過程，編譯的最終目的是為了生成可以進(jìn)行仿真、定時分析及下載到可編程邏輯器件的相關(guān)文件，,*.rpt,*.snf,*.pof等。SDA:為系統(tǒng)輸出的IIC總線信號。輸出信號有:GATE1GATE3:為系統(tǒng)輸出的各個數(shù)碼管選通信號，即顯示模塊輸出信號，各個數(shù)碼管選通信號GATE1GATE3。RESET:為系統(tǒng)輸入的復(fù)位信號，作用于控制模塊的復(fù)位信號RESET。 整體設(shè)計模塊的VHDL描述 模塊端口信號定義系統(tǒng)的輸入信號有:BASECLK:為系統(tǒng)輸入的基準(zhǔn)時鐘信號，它將同時作用于系統(tǒng)的四個分離模塊。GATEIGATE3: OUTPUT顯示模塊輸出的三個數(shù)碼管的選通信號。DATAIN2 INPUT輸入的十位測量結(jié)果。SYSSTART: NPUT顯示模塊的復(fù)位信號，來自于控制模塊的輸出信號RESETOUT。FLAG: OUTPUT標(biāo)志信號，表示這一輪存儲結(jié)束。輸出信號:SDA: OUTPUT控制器輸出的數(shù)據(jù)信號。START:INPUT控制器的開始信號，來自于控制模塊的輸出信號STARTCUNCHU。WREN: INPUT控制器的寫入使能信號，來自于計數(shù)模塊的輸出信號OUTEN。 模塊的輸入、輸出信號定義 IICCONTROLCLKSTARTSTOP FLAGWREN SDA RDEN SCLIIDATAIN1[3..0]IIDATAIN2[3..0]IIDATAIN3[3..0]圖44 存儲模塊圖輸入信號:IIDATAINI, IIDASTA2, IIDATA3: INPUT 4位數(shù)據(jù)輸入，來自計數(shù)模塊。每傳送一個字節(jié)都必須跟隨一個應(yīng)答位，并且首先發(fā)送的數(shù)據(jù)位為最高位，在全部數(shù)據(jù)傳送結(jié)束以后主控制器發(fā)送終止信號?？偩€上帶有IIC總線接口的器件很容易檢測到這些信號。終止信號:在時鐘線保持高電平期間，數(shù)據(jù)線上出現(xiàn)由低到高的電平變化時將停止IIC總線的數(shù)據(jù)傳送，為HC總線的終止信號?？偩€上數(shù)據(jù)的有效性IIC總線數(shù)據(jù)傳輸時，在時鐘線高電平期間數(shù)據(jù)線上必須保持有穩(wěn)定的邏輯電平狀態(tài)，高電平為數(shù)據(jù)1，低電平為數(shù)據(jù)0。IIC總線的接口電路為了使總線上所有電路的輸出能實現(xiàn)線“與”的邏輯功能，各個IIC總線的接口電路的輸出端必須是漏極開路或集電極結(jié)構(gòu)，輸出端必須接上拉電阻?？偩€備用時SDA和SCL都必須保持高電平狀態(tài)，只有關(guān)閉IIC總線時才使SCL鉗位在低電平。它的作用主要用于通知存儲模塊讀取QOU