pldfpga常用開發(fā)軟件(參考版)
2025-06-26 02:40本頁面
【正文】 IndentifySynplicity公司最新推出的一種驗(yàn)證工具，可以在FPGA工作時查看實(shí)際的節(jié)點(diǎn)信號，甚至可以像調(diào)試單片機(jī)一樣，在HDL代碼中設(shè)斷點(diǎn)SOPC Builder 配合QuartusII，可以完成集成CPU的FPGA芯片的開發(fā)工作System Generator ISE與與Mathlab的接口，利用IP核在Mathlab中快速完成數(shù)字信號處理的仿真和最終FPGA實(shí)現(xiàn)XHDL可實(shí)現(xiàn)VHDL和Verilog語言的相互自動轉(zhuǎn)化其他相關(guān)軟件Mentor公司出品，VHDL/Verilog完整開發(fā)系統(tǒng)，可以完成除了布線以外所有的工作，包括三套軟件：HDL Designer Series（輸入及項(xiàng)目管理），（綜合）和Modelsim（仿真）下載試用版Aldec公司出品 下載試用版Active HDL 使用簡介Cadence公司出品，很好的Verilog/VHDL仿真工具，其中NCVerilog 的前身是著名的Verilog仿真軟件：VerilogXL，用于Verilog仿真；NCVHDL,用于VHDL仿真；NCSim,是Verilog/VHDL混合語言仿真工具更多信息可瀏覽：ModleSimVHDL/VerilogHDL仿真軟件，功能比ActiveHDL強(qiáng)大，使用比ActiveHDL復(fù)雜。FPGAexpress學(xué)習(xí)資料MAX+PLUS II Advanced Synthsis ALtera的一個免費(fèi)HDL綜合工具，安裝后可以直接使用，是MaxplusII的一個插件，用這個插件進(jìn)行語言綜合，比直接使用MaxplusII綜合的效果好。(Mentor公司）下載試用版Leon
法律信息相關(guān)推薦
鄂ICP備17016276號-1