設(shè)計(jì)自動(dòng)化ppt課件(參考版)
2025-05-15 13:12本頁面
【正文】 EDA設(shè)計(jì)流程 ? 仿真 時(shí)序仿真與功能仿真 ? 編程下載和硬件測(cè)試 EDA工具的組成模塊 EDA工具大致可以分為 5個(gè)模塊 ?設(shè)計(jì)輸入編輯器 ?仿真器 ?HDL綜合器 ?適配器（或布局布線器） ?下載器 MAX+PLUS II軟件組成 設(shè)計(jì)輸入 項(xiàng)目編譯 Compiler 項(xiàng)目校驗(yàn) 器件編程 MAX+PLUS II 時(shí)間分析器 Time Analyzer MAX+PLUS II 圖形編輯器 Graphic editor MAX+PLUS II 文本編輯器 Text editor MAX+PLUS II 編程器 Programmer 編譯器 網(wǎng)表提取器 適配 邏輯 綜合器 數(shù)據(jù)庫 建庫器 MAX+PLUS II 信息處理器 Messages 和 層次顯示 Hierarchy Display MAX+PLUS II 波形編輯器 Waveform Editor MAX+PLUS II 仿真器 Simulater 真有趣，可以按自己的想法設(shè)計(jì)一個(gè)芯片！ 我也要參加全國大學(xué)生電子設(shè)計(jì)競(jìng)賽！ 呀，畢業(yè)設(shè)計(jì)正好能用得上哎！ 原來在一個(gè)芯片里就可以設(shè)計(jì)一個(gè)完整的計(jì)算機(jī)系統(tǒng)呀！ 找工作時(shí)也算得上一技之長(zhǎng)哦！ 。 ?設(shè)計(jì)輸入： 將設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程。美國國防部 1985年推出 ? Verilog HDL是美國 Gateway Design Automation于 1983年開發(fā)的邏輯模擬器 Verilog— XL所用的硬件描述語言。 EDA系統(tǒng)軟件 ? 可編程邏輯器件 PLD(Programmable Logic Device)是用于專用集成電路 ASIC(Application Specific Integrated Circuit)的設(shè)計(jì)的通用器件，邏輯功能由用戶對(duì)器件編程設(shè)定 EDA系統(tǒng)軟件 ?PLD的主要開發(fā)軟件及開發(fā)商 ? CPLD開發(fā)軟件 Max Plus II(Quartus)— Altera公司 ? FPGA開發(fā)軟件 Fundation— XiLinX公司 ? ISPLSI開發(fā)軟件 Expert(Synario)— Lattice公司集成化開發(fā)系統(tǒng)軟件包 —— 優(yōu)秀 PLD開發(fā)程序的集成 ? — XinLinX公司 ? ISP Synario System— Lattice公司 硬件描述語言及 IEEE標(biāo)準(zhǔn) 硬件描述語言 硬件描述語言 HDL是 EDA技術(shù)中的重要組成部分， 每個(gè)開發(fā)系統(tǒng)都有自己的描述語言，為便于各系統(tǒng)間兼容， IEEE公布了幾種標(biāo)準(zhǔn)語言。 可用于電原理圖創(chuàng)建 （ 元件庫可擴(kuò)充 、 模型與參數(shù)可以修改 ） 、 電路的仿真測(cè)試和分析 ， 并有 10種虛擬儀器供分析測(cè)試使用 。 PLD器件
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