【正文】 閱讀和學(xué)習(xí)是一種非常好的習(xí)慣，堅持下去，讓我們共同進(jìn)步。 endmodule 8 參考文檔：1. Reuse Methodolgy Manual_2, by Michael Keating and Pierre Bricaud2. The Ten Commandments of Excellent Designs, by Peter Chambers 您好，歡迎您閱讀我的文章，本W(wǎng)ORD文檔可編輯修改，也可以直接打印。b1), .dout_en (139。 end else begin fifo_wen = fifo_wen_tmp。// *************************// CODE// *************************always (posedge clk77m_sys or `RST_EDGE rst)begin : FIFO_W_SIG if(rst == `RST_VALUE) begin fifo_wen = 139。// *************************// PARAMETERS// *************************parameter RST_STATE = 339。// *************************// INTERNAL SIGNALS// *************************wire dout_tmp。wire [15:0] cpu_dataout。// *************************// OUTPUTS// *************************output [15:0] cpu_dataout。input cpu_rd。input [7:0] cpu_addr。input mode_choose。// *************************// INPUTS // *************************input rst。139。 choose SDH mode frame。. // // Called by : XXXX//// // Modification History// $Log: ,v $// Revision 2007/12/29 03:17:59 hz05145// tab2space//// Revision 2007/06/05 03:57:49 hz05145// xx_yy changed to mmxnn//// Revision 2005/09/20 02:57:07 hz05145// no message//// intial//////***********************************************************************//// *************************// INCLUDES// ************************* `include // ************************* // MODULE DEFINTION // ************************* module SAMPLE( //INPUTS rst, clk77m_sys, mode_choose, //39。161。161。7 附件1. Verilog編碼文檔模板：//***********************************************************************//// Company : UTStar//// Copyright(c) 2003, UTStar Tele Co., Ltd.// All rights reserved//// Project Name : // Filename : // Designer : your name// Email : name// Date : //// Version : //// MODULE Name : XXXXX// Description : 161。例如ALTERA/Xilinx的FPGA內(nèi)嵌的DSP可以用于實現(xiàn)比較復(fù)雜的數(shù)學(xué)計算公式、算法，而且不占用原有的LUT資源。 else if (t0_en==1’b1) t0 = t0 + 1 。 t_en) | test_t_en。 assign t1_en = (amp。 wire t0_en,t1_en,t2_en,t3_en 。 Else if (t_en==1’b1) t = t +_1 。Bad: reg[31:0] t 。s 不要使用位寬過大的計數(shù)器，建議將位寬超過8的計數(shù)器打散成多個不超過8bit寬度的計數(shù)器。s 對于FPGA設(shè)計，一般情況先使用塊RAM，在塊RAM資源不夠的情況下才使用分散RAM，而且分散RAM的接口時序最好與塊RAM的時序一致，便于隨時調(diào)整RAM的使用狀況。在一個logic block中fanin數(shù)目是固定的；組合邏輯如果需要跨越Logic block，則延遲會大大增加。s 盡量避免使用異步FIFO，采用將速度較慢側(cè)的讀或者寫使能信號同步到速度較快側(cè)，然后使用同步FIFO實現(xiàn)。 always (posedge clk or posedge rst) if (rst==1’b1) t = 0 。 Else if (t_en==1’b1) t = t +_1 。s 在地址空間允許的范圍內(nèi)，盡量使內(nèi)部關(guān)鍵觸發(fā)器能夠通過CPU接口被CPU訪問和控制，如計數(shù)器，移位寄存器，狀態(tài)機寄存器等等Bad: reg[7:0] t 。特別是/, %，大部分綜合器的支持是非常有限的（只支持常量）。6 其他一些設(shè)計建議s 整個項目組都使用一致的信號命名規(guī)則。 input [WIDTH1:0] a,b 。 …better: module add (a,b,c)。 input [7:0] a,b。 盡量使用已經(jīng)得到驗證的IP（1）對于通用的接口和常用的模塊，盡量使用已經(jīng)得到驗證的IP（2）盡量對自己設(shè)計的模塊采用參數(shù)化設(shè)計，在得到充分驗證之后，能被其他項目當(dāng)作IP使用，提高其他設(shè)計的可靠性，縮短設(shè)計周期。如果使用的特定工藝的門，設(shè)計將變得不可移植。例如：//synopsys translate_off //synopsys translate_ons （建議）使用獨立于工藝的庫。例如：1: //synopsys async_set_reset “reset”2: always (posedge clk or posedge reset)諸如第一行之類的工具命令最好不要使用。因為其他的EDA工具并不一定認(rèn)得這些隱含的命令，導(dǎo)致差的或錯誤的結(jié)果，降低代碼的可移植性。 采用獨立于工具平臺和工藝庫的設(shè)計s （建議）避免嵌入式的EDA工具的命令。wire [BUS_SIZE1:0] my_in_bus 。reg [MY_BUS_SIZE1:0] my_out_bus。reg [7:0] my_out_bus。 作為例外，可以使用0和1（但不要組合使