ic設計流程之實現(xiàn)篇——全定制設計(參考版)
2025-04-10 05:56本頁面
【正文】 目前業(yè)界和學術界一直都在研究模擬電路設計自動化的EDA工具，但達到像數(shù)字IC那樣高的自動化程度，尚需時日。其次，全定制設計的電路是一些規(guī)模比較小，需要非常好的性能，并且重復利用率很高的“關鍵電路模塊”，很多是模擬電路，或數(shù)?；旌想娐?，由于其設計過程復雜而對設計者的經(jīng)驗要求甚高，被業(yè)界稱之為“藝術品級電路設計”。另外，與下一篇博文將要介紹的半定制IC設計流程相比，全定制設計缺少“綜合（synthesis）、布局布線（place and route）”等步，說明全定制設計不可能或者很困難實現(xiàn)綜合和自動布局布線，歷史上曾經(jīng)有很多公司致力于此，但都中道崩殂。評價與說明以上的9個步驟只能保證該設計在simulation的角度是經(jīng)過“驗證了的”，并不保證制造出來的電路一定和simulation出來的結果一致，所以在大規(guī)模投放代工廠制造（又稱“流片”）之前，還需要經(jīng)過一些小批量的“試流片”，這叫做“硅驗證”（silicon verification）。通過“后仿真”，可以獲得該設計完整真實的性能：延時、功耗、邏輯功能、時序信息等信息，這一過程也是驗證整個設計是否成功的“最后一關”，若不滿足規(guī)格說明書要求則需要從頭來過——從調整Schematic開始重新走完新一輪的設計流程。9. 后仿真可以從圖1看到，在DRC和LVS這兩步上都有返回layout的迭代，說明若要設計流程成功進行到“postlayout simulation”即后仿真這一階段，需要清除所有DRC和LVS的錯誤信息。LVS只能保證電路的拓撲結構是一致的，并不能保證最后電路的電學性能一定滿足設計規(guī)格書。8. LVS檢查LayoutversusSchematic (LVS) Check，LVS將比較原來的電路圖的“拓撲網(wǎng)絡”與從版圖提取出來的拓撲結構，并證明二者是完全等價的。這些寄生參數(shù)一般都簡化成一個或多個lumped R/C/L，“插入”相應的電路節(jié)點處，一般都是與電壓無關的線性無源器件。圖37. 寄生參數(shù)提取當版圖的DRC完成之后，需要提取該電路的寄生參數(shù)以用來比較精確地模擬現(xiàn)實芯片的工作情形，寄生參數(shù)包含寄生電阻和寄生電容，在高頻電路設計
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