【正文】 END PROCESS outputs。039。139。039。139。039。139。 用 VHDL描述一個 Moore類型的狀態(tài)機。 END PROCESS outputs。039。 END CASE。 WHEN OTHERS = data_out =39。 = data_out =39。1139。 WHEN 39。 = data_out =39。1039。 WHEN st4 = CASE data_in IS WHEN 39。 WHEN st3 = data_out =39。139。039。39。39。039。39。39。039。 END CASE。 WHEN OTHERS = data_out =39。 = data_out =39。0039。 outputs: PROCESS (pres_state, data_in) BEGIN CASE pres_state IS WHEN st0 = CASE data_in IS WHEN 39。 END CASE。 END CASE。 WHEN st4 = CASE data_in IS WHEN 11= next_state =st4。 WHEN OTHERS=next_state =st3。 WHEN st3 = CASE data_in IS WHEN 01= next_state =st4。 WHEN OTHERS= NULL。 WHEN 10= next_state = st3。 WHEN st2 = CASE data_in IS WHEN 00= next_state = st1。 WHEN OTHERS=next_state= st1。 WHEN st1 = CASE data_in IS WHEN 00= next_state = st0。 ELSE next_state = s3。 WHEN s2 = b_outputs= 12。 ELSE next_state=s2。 WHEN s1 = b_outputs= 8。 ELSE next_state=s1。 COM:PROCESS(current_state, state_Inputs) 主控組合進程 BEGIN CASE current_state IS WHEN s0 = b_outputs= 5。 WHEN OTHERS = NULL。 WHEN 10= next_state = st1。 fsm: PROCESS (pres_state, data_in) BEGIN CASE pres_state IS WHEN st0 = CASE data_in IS WHEN 00= next_state = st0。 END IF。139。) THEN pres_state = st0。 BEGIN statereg: PROCESS (clock, reset) BEGIN IF (reset =39。 ARCHITECTURE behave OF mealy IS TYPE state_values IS (st0,st1,st2,st3,st4)。 data_in: IN STD_LOGIC_VECTOR (1 DOWNTO 0))。 ENTITY mealy IS PORT (clock, reset: IN STD_LOGIC。 st 1st 0st 2st 3st 41 0 / 10 0 / 0x 1 / 01 0 / 00 x / 01 1 / 11 x / 1x 0 / 1x 1 / 11 1 / 10 1 / 11 0 / 10 x / 00 0 / 0LIBRARY IEEE。輸入信號為 data_in1:0，時鐘輸入信號為 clock，復位控制信號為 reset(低電平 有效 )，輸出信號為data_out。 ▲ 輸出邏輯電路：對于 Mealy類型的狀態(tài)機，輸出由當前狀態(tài)和輸入信號決定；對于 Moore類型的狀態(tài)機，輸出僅由當前狀態(tài)決定。 END CASE； END PROCESS COM； END BEHV； Mealy狀態(tài)機和 Moore狀態(tài)機的 VHDL設計 圖： Mealy類型的狀態(tài)機的邏輯電路框圖 次態(tài)邏輯電路組合電路當前狀態(tài)寄存器電路輸入時鐘信號輸出邏輯電路輸出輸入圖： Moore類型的狀態(tài)機的邏輯電路框圖 次態(tài)邏輯電路組合電路當前狀態(tài)寄存器電路輸入時鐘信號輸出邏輯電路輸出輸入有限狀態(tài)機 FSM由以下三部分組成： ▲ 當前狀態(tài)寄存器電路：為時序電路，由時鐘信號和次態(tài)邏輯電路控制狀態(tài)的變化。 ELSE next_state= s0。 WHEN s3 = b_outputs = 14。 END IF。 AND clk39。 ELSIF clk=39。139。 SIGNAL current_state, next_state: FSM_ST。 END s_machine。 state_inputs: IN STD_LOGIC_VECTOR (0 TO 1)。 USE 。 用于進程間信息傳遞的信號，在狀態(tài)機設計中稱為 反饋信號 。 多進程中， 一個用來描述時序邏輯，包括狀態(tài)寄存器的工作和狀態(tài)的輸出；一個描述組合邏輯，包括進程間狀態(tài)值的傳遞邏輯以及狀態(tài)轉(zhuǎn)換值的輸出。兩種典型的狀態(tài)機是摩爾 (MOORE)狀態(tài)機和米立 (MEALY)狀態(tài)機。 輸出信號由輸出譯碼器根據(jù)當前狀態(tài)和輸入條件決定 。 狀態(tài)機的下一狀態(tài)由狀態(tài)譯碼器根據(jù)當前狀態(tài)和輸入條件決定 。狀態(tài)機的一般形式如圖所示。 ELSIF (CLOCK39。EVENT AND CLOCK=‘ 1’) THEN IF (WE=‘ 1’AND RE=‘ 0’) THEN IF ((WADD=RADD1) OR ((WADD=DEPTH1)AND(RADD=0))) THEN FF=‘ 1’ ； END IF； ELSE FF=‘ 0’ ； END IF； END IF； END PROCESS； PROCESS(ACLR， CLOCK) IS BEGIN IF (ACLR=‘ 0’) THEN EF=39。EVENT AND CLOCK=‘ 1’) THEN IF (RE=‘ 1’) THEN IF (RADD=WORDS) THEN RADD=(OTHERS=‘ 0’) ； ELSE RADD=RADD+‘ 1’ ； END IF； END IF； END IF； END PROCESS； PROCESS(CLOCK) IS BEGIN IF (CLOCK39。EVENT AND CLOCK=‘ 1’) THEN IF (WE=‘ 1’) THEN IF (WADD=WORDS) THEN WADD=(OTHERS=‘ 0’) ； ELSE WADD=WADD+‘ 1’ ； END IF； END IF； END IF； END PROCESS； PROCESS(CLOCK) IS BEGIN IF (CLOCK39。EVENT AND CLOCK=‘ 1’)THEN IF (RE=‘ 1’) THEN DATAOUT=RAMTMP(CONV_INTEGER(RADD))； END IF； END IF； END PROCESS； END ART； 3．隊列 先進先出隊列 FIFO，作為數(shù)據(jù)緩沖器，通常其數(shù)據(jù)存放結構完全與 RAM一致，只是存取方式有所不同。 D A T A O U T [ 7 . . 0 ]D A T A I N [ 7 . . 0 ]WEREC L O C KW A D D [ 2 . . 0 ]R A D D [ 2 . . 0 ]D A T A O U T [ 7 . . 0 ]D A T A I N [ 7 . . 0 ]WEREC L O C KW A D D [ 2 . . 0 ]R A D D [ 2 . . 0 ]D P R A MLIBRARY IEEE； USE ； USE ； USE ； ENTITY DPRAM IS GENERIC(WIDTH： INTEGER :=8； DEPTH： INTEGER :=8； ADDER： INTEGER :=3)； PORT(DATAIN:IN STD_LOGIC_VECTOR(WIDTH1 DOWNTO 0)； DATAOUT:OUT STD_LOGIC_VECTOR(WIDTH1 DOWNTO 0)； CLOCK,WE,RE:IN STD_LOGIC； WADD,RADD:IN STD_LOGIC_VECTOR(ADDER1 DOWNTO 0)； END DPRAM； ARCHITECTURE ART OF DPRAM IS TYPE MEM IS ARRAY(0 TO DEPTH1) OF STD_LOGIC_VECTOR(WIDTH1 DOWNTO 0)； SIGNA RAMTMP： MEM； BEGIN PROCESS(CLOCK) IS BEGIN IF (CLOCK39。RANGE LOOP READLINE(ROMIN， 1)； READ(1， ROM(J))； END LOOP； START_UP:=FALSE END IF； ADR_IN=CONV_INTEGER(ADR)； IF(EN=‘ 1’)THEN DOUT=ROM(ADR_IN)； ELSE DOUT=ZZZZ； END IF； END PROCESS； END ART； 初始化