eda數(shù)碼管課程設(shè)計--八位數(shù)碼管掃描顯示電路的設(shè)計(參考版)
2025-06-09 10:09本頁面
【正文】 :Altera Corp，2021. [3] 潘松，黃繼業(yè) .EDA 技術(shù)實用教程 —— VHDL 版 .北京 :科學出版社， 2021. 19 。對 Quartus II 軟件的應(yīng)用加深了印象， 總的來說這次設(shè)計收獲還是不小的， 學到了不少的知識。 這次設(shè)計也體現(xiàn)了很多不足之處。然后就是這次設(shè)計用的是 Quartus 這個軟件，這個軟件我覺得就是英文版的很難學習，應(yīng)該經(jīng)常使用才行，正好這次試驗需要用這個軟件，讓我對英文軟件有了起碼的信心。 5 設(shè)計總結(jié) 這次課程設(shè)計上網(wǎng)查的資料比較多，所以我覺得這次設(shè)計做起來比較順手，基本上沒遇到很 多自己很難解決的問題。結(jié)果在老師的幫助下 ，改動了一下程序，成功了。 調(diào)試 中出現(xiàn)的問題及解決方法 調(diào)試過程中遇到了幾個問題，下面一個個分析 :首先，在調(diào)試的過程中 ,發(fā)現(xiàn)自己的程序在編譯的過程中有許多的錯誤，通過機子的提示，一步步改正，最終調(diào)試成功，但是在我將硬件部分接到計算機上的時候，數(shù)碼管上的數(shù)字并不能循環(huán)顯示，而只能循環(huán)一 個數(shù)字。保持完畢，必須再編譯適配一次，才能將引腳鎖定到最終的下載文件中，此后就可以將編 譯好的 sof文件下載到實驗系統(tǒng)的 FPGA 中去了。 （ 4）按前面提到的引腳信息添加鎖定引腳，全部輸入后單擊工具欄上的保存按鈕，保存引腳設(shè)置。 （ 2）打開“ assignments”菜單下的“ pins”命令，打開引腳鎖定窗口。 把所有的參數(shù)都設(shè)定好了之后，就可以觀察相關(guān)的波形了?！表棧凇?setting”窗口中左側(cè)“ category”欄中選擇“ simulator”項，打開窗口，在“ siumlation mode”項目下選擇仿真激勵文件“ ”。 （ 6） 仿真器參數(shù)設(shè)計。 （ 5） 波形文件存盤。單擊信號“ light”旁邊的“ +”號，可以打開信號的各個分量，查看信號的每一位。單擊選中波形編輯窗口的時鐘信號名“ clk1”，使之變成藍色條，再單擊左列的時鐘設(shè)置鍵，打開窗口，將“ clk”的周期設(shè)定為 ，“ phase”相位設(shè)為默認為零，“ duty cycle”占空比設(shè)為默認值 50%。選擇“ edit”菜單中的“ end time...”項，在彈出的窗口中的“ time欄處輸入“ 100”，單位選擇“ ms”，將整個仿真區(qū)域的時間設(shè)為 10ms，單擊“ ok”按鈕，結(jié)束設(shè)置。 （ 2） 設(shè)置時間仿真區(qū)域。 運行調(diào)試 時序仿真波形圖 （ 1） 打開波形編輯器。比值可以再 之間。所以段的發(fā)光強度不同。 電路參數(shù)計算 所謂動態(tài)驅(qū)動實際就是分時點亮不同位置的數(shù)碼管，由于人眼的惰性，當數(shù) 15 碼管熄滅的時間小于 40ms 時，給人們感覺就是一直被點亮。 end process。 when others= null。 when 1110= seg_da=01111001。 when 1100= seg_da=00111001。 when 1010= seg_da=01110111。 when 1000= seg_da=01111111。 when 0110= seg_da=01111101。 when 0100= seg_da=01100110。 when 0010= seg_da=01011011。 process(seg_temp) begin case seg_temp is when 0000= seg_da=00111111。 end case。 when o7 = seg_temp=seg_buf8。 when o5 = seg_temp=seg_buf6。 when o3 = seg_temp=seg_buf4。 when o1 = seg_temp=seg_buf2。 seg_sel=seg_t。 end if。 else seg_t=seg_t+1。139。139。 process (clk3,rst) begin if clk339。 end if。seg_buf2=seg_buf1 。seg_buf4=seg_buf3。seg_buf6=seg_buf5。seg_buf8=seg_buf7。seg_buf10=seg_buf9。 else seg_buf1=seg_buf11。 seg_buf10=0000。 seg_buf8=0000。 seg_buf6=1000。 seg_buf4=0010。 seg_buf2=0101。139。139。 process(clk5,rst) begin if clk539。 end if。139。 begin process(clk5) begin if clk539。 signal seg_temp:std_logic_vector(3 downto 0)。 signal seg_buf5,seg_buf6,seg_buf7,seg_buf8:std_logic_vector(3 downto
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