【正文】 end end 《優(yōu)秀畢業(yè)論文》 基于 FPGA。 if (t_1us == 400) // 再延時 400us begin t_1us_clear = 1。 else if (one_wire) // 否則 ,初始化不成功 ,返回 S0 state = S0。 state = S3。 end end S2 : begin t_1us_clear = 0。bZ。 if (t_1us == 500) // 延時 500us begin t_1us_clear = 1。 state = S1。 end S0 : begin // 初始化 t_1us_clear = 1。h001F。 state = S00。bZ。 // 子狀態(tài)寄存器 0~50 reg [3:0] bit_valid。 // OneWire 總線 緩存寄存器 reg [15:0] temperature_buf。 reg [4:0] state。 parameter READ3 = 539。 parameter READ2 = 539。 parameter READ1 = 539。 parameter READ0 = 539。 parameter WRITE01 = 539。 parameter WRITE00 = 539。 parameter WRITE1 = 539。 parameter WRITE0 = 539。 parameter S7 = 539。 parameter S6 = 539。 parameter S5 = 539。 parameter S4 = 539。 parameter S3 = 539。 parameter S2 = 539。 parameter S1 = 539。 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 35 parameter S0 = 539。 // // 延時模塊 結(jié)束 // //++++++++++++++++++++++++++++++++++++++ // DS18B20 狀態(tài)機 開始 //++++++++++++++++++++++++++++++++++++++ //++++++++++++++++++++++++++++++++++++++ // 格雷碼 parameter S00 = 539。 else t_1us = t_1us + 139。 // 1us 延時計數(shù)子 reg t_1us_clear。 else clk_1us = 1。 // 1MHz 時鐘 always (posedge clk, negedge rst_n) if (!rst_n) clk_1us = 0。b1。 else if (t == 49) 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 34 t = 0。 end //++++++++++++++++++++++++++++++++++++++ // 分頻器 50MHz1MHz 開始 //++++++++++++++++++++++++++++++++++++++ reg [5:0] t。 count=count+1。 end else if(count2039。h80000) begin rst_n=1。 reg [19:0]count。 endmodule 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 33 DS18B20 模塊 VerilogHDL 代碼 : module DS18B20( input clk, // 50MHz 時鐘 //input rst_n, // 異步復(fù)位 inout one_wire, // OneWire 總線 output [15:0] temperature // 輸出溫度值 )。 lcd1602 s0( //LCD 顯示模塊 .sys_clk(clk), .sys_rstn(rst), .lcd_rs(lcd_rs), .lcd_rw(lcd_rw), .lcd_en(lcd_en), .lcd_data(lcd_data), .display_data(temperature ), .display_time(timed) , .set_temp(key_value), .set_time(set_time), .set_tmp(set_tmp) )。 key_scan K0 ( .sys_clk(clk), //按鍵掃描模塊 .sys_rstn(rst), .key_in(key_in), .key_value(key_value), )。 wire [7:0] set_time。 wire [23:0] timed。 //LCD1602數(shù)據(jù)位 wire [3: 0] key_value。 //LCD1602讀寫信號 output lcd_en。 //led 燈輸出 output lcd_rs。 //溫度數(shù)據(jù)總線 input [3:0]key_in。 input clk,rst 。 2021 [5] 王金明 .數(shù)字系統(tǒng)設(shè)計與 Verilog HDL[M].北京：電子工業(yè)出版社。 2021 [3] 黃志偉 .FPGA 系統(tǒng)設(shè)計與實踐 [M].北京：清華大學(xué)出版社。 感謝各位老師的批評指導(dǎo)！ 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 30 參考文獻 [1] 夏宇聞， VerlogHDL 數(shù)字系統(tǒng)設(shè)計教程 ,北京航空航天大學(xué)出版社。 寫作畢業(yè)論文是一次再系統(tǒng)學(xué)習(xí)的過程，畢業(yè)論文的完成，同樣也意味著新的學(xué)習(xí)生活的開始。正是由于他們，我才能在各方面取得顯著的進步，在此向他們表示我由衷的謝意，并祝所有的老師培養(yǎng)出越來越多的優(yōu)秀人才，桃李滿天下！ 通過這一階段的努力，我的畢業(yè)論文《基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計》終于完成了，這意味著大學(xué)生活即將結(jié)束。 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 28 圖 實際運行結(jié)果圖 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 29 致謝 非常感謝 各位 老師在我大學(xué)的最后學(xué)習(xí)階段 —— 畢業(yè)設(shè)計階段給自己 的指導(dǎo)，從最初的定題，到資料收集，到寫作、修改，到論文定稿，給了我耐心的指導(dǎo)和無私的幫助，在此表示我誠摯的謝意。 在實際的 FPGA 開發(fā)板上的運行結(jié)果，跟在 Modelsim 中運行完全一致，這也驗證了軟件程序設(shè)計的正確性。 當設(shè)定好設(shè)置溫度時，如果外界溫度和設(shè)定溫度相等，LED[0]長 亮，表明模擬空調(diào)電機處于待機模式。 當設(shè)定好設(shè)置溫度時，如果外界環(huán)境溫度低于設(shè)定溫度時，LED[2]不斷閃爍，表明模擬空調(diào)電機正在進行升溫操作。當設(shè)置溫度和設(shè)置時間均為0 時表示未設(shè)置相關(guān)操作，即不設(shè)置定時和溫度。 運行結(jié)果分析 運行結(jié)果如下圖 所示，分析結(jié)果如下： LCD1602 第一行顯示實時溫度，以及設(shè)置溫度。 未用引腳需要 設(shè)定 約束 ，否則會出現(xiàn)未知情況。根據(jù)仿真結(jié)果，可以得出以下結(jié)論： 設(shè)置溫度 (t_tmp)為 25，當實時溫度 (data)為 24， led 結(jié) 果為 1011 和 1111 交替變換，表示 LED[2]在閃爍，說明空調(diào)電機正在進行升溫控制； 設(shè)置溫度為 25(t_tmp)，當實時溫度 (data)為 25， led 結(jié)果為1110，表示 LED[0]長亮，說明空調(diào)電機處于待機模式； 設(shè)置溫度為 25(t_tmp)，當實時溫度為 (data)為 26， led 結(jié)果為 0111 和 1111 交替變換，表示 LED[3]在閃爍，說明空調(diào)電機正在進行降溫控制； 設(shè)置定時時間 (s_time)為 22 分，當實時時間 (t)為 22 時 , led結(jié)果為 1111,表示所有的 LED 燈都處于關(guān)閉狀態(tài)， 說明空調(diào)電機處于關(guān)機模式，停止工作； 圖 模塊波形仿真圖 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 26 6 實際運行結(jié)果及總結(jié) 配置管腳 在 quartus II 中通過 Pin planner 配置好相應(yīng)管腳。 650 t=0。 s_time[7:0]=839。 end initial begin 600 t[23:0]=2439。h25。h0260。 //給出信號 data 和 s_tmp 450 data=0。s_tmp[7:0]=839。 end initial begin 400 data[15:0]=1639。h25。h0240。 //初始化設(shè)置溫度 data=0。 //初始化時間 s_time=0。 //給出復(fù)位激勵信號 20 rst_n =1。 //給出時鐘激勵信號 《優(yōu)秀畢業(yè)論文》 基于 FPGA 的空調(diào)控制系統(tǒng)設(shè)計 24 end initial begin rst_n= 1。 initial begin clk=0。 wire [3:0] led 。 reg [7:0] s_time。 reg [15:0]data。 reg clk。 LED 模塊激勵信號 testbench 本設(shè)計驗證功能，對時間不進行嚴格控制，為方便觀看仿真結(jié)果，在測試文件中將延時調(diào)小了。 //給出復(fù)位激勵信號 100 rst_n =1。 //給出時鐘激勵信號 end initial begin rst_n= 1。 initial begin clk=0。 wire [7:0] second。 wire [7:0] hour。 reg clk。 時鐘模塊仿真 時鐘模塊的激勵信號 testbench 本設(shè)計驗證功能，對時間不進行嚴格控制，為方便觀看仿真結(jié)果，在測試文件中將延時調(diào)小了。那么此時便有一種，模擬實際環(huán)境的輸入激勵和輸出校驗的一種 “虛擬平臺 ”的產(chǎn)生。首先，任何設(shè)計都是會有輸入輸出的。 它支持 Verilog、 VHDL 以及他們的混合仿真，它可以將整個程序分步執(zhí)行，使設(shè)計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都可以查看任意變量的當前值，可以在 Dataflow 窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比 Quartus 自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。全面支持 VHDL 和 Verilog 語言的 IEEE 標準，支持 C/C++功能調(diào)用和調(diào)試。是作 FPGA/ASIC 設(shè)計的 RTL 級和門級電路仿真