常用fpgacpld四種設(shè)計技巧(參考版)
2025-05-11 19:50本頁面
【正文】 。 Xilinx 和數(shù)據(jù)接口相關(guān)的常用約束有 Period、 OFFSET_IN_BEFORE、OFFSET_IN_AFTER、 OFFSET_OUT_BEFORE 和 OFFSET_OUT_AFTER 等； Altera 與數(shù)據(jù)接口相關(guān)的常用約束有 Period、 tsu、 tH、 tco等。幾乎所有的 FPGA 設(shè)計平臺都包含靜態(tài)時序分析工具，利用這類工具可以獲得映射或布局布線后的時序分析報告，從而對設(shè)計的性能做出評估。通過附加周期、建立時間、保持時間等約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率，滿足接口數(shù)據(jù)同步要求。 ? 建議最好添加適當(dāng)?shù)募s束，特別是對于高速設(shè)計， 一定要對周期、建立、保持時間等添加相應(yīng)的約束。 為了避免異步時鐘域產(chǎn)生錯誤的采樣電平，一般使用 RAM、 FIFO 緩存的方法完成異步時鐘域的數(shù)據(jù)轉(zhuǎn)換。但是這種做法并不能保證兩級寄存器采樣后的數(shù)據(jù)是正確的電平，這種方式處理一般都會產(chǎn)生一定數(shù)量的錯誤電平數(shù)據(jù)。 前面在輸入數(shù)據(jù)同步化中已經(jīng)簡單介紹了一個原則：如果輸入數(shù)據(jù)的節(jié)拍和本級芯片的處理時鐘同頻，可以直接用本級芯片的主時鐘對輸入數(shù)據(jù)寄存器采樣，完成輸入數(shù)據(jù)的同步化；如果輸入數(shù)據(jù)和本級芯片的處理時鐘是異步的，特別是頻率不匹配的時候，則只有用處理時鐘對輸入數(shù)據(jù)做兩次寄存器采樣，才能完成輸入數(shù)據(jù)的同步化。 找到數(shù)據(jù)頭的方法有兩種，第一種很簡單，隨路傳輸一個數(shù)據(jù)起始位置的指示信號即可，對于有些系統(tǒng)，特別是異步系統(tǒng)，則常常在數(shù)據(jù)中插入一段同步碼 (比如訓(xùn)練序列 )，接收端通過狀態(tài)機檢測到同步碼后就能發(fā)現(xiàn)數(shù)據(jù)的 頭 了，這種做法叫做 盲檢測 。而由于整個系統(tǒng)對時鐘要求很高，常常專門設(shè)計一塊時鐘板完成高精度時鐘的產(chǎn)生與驅(qū)動。 數(shù)據(jù)是有固定格式安排的，很多重要信息在數(shù)據(jù)的起始位置，這 種情況在通信系統(tǒng)中非常普遍。這種做法的關(guān)鍵是數(shù)據(jù)寫入 RAM或者 FIFO要可靠，如果使用同步 RAM 或者 FIFO，就要求應(yīng)該有一個與數(shù)據(jù)相對延遲關(guān)系固定的隨路指示信號，這個信號可以是數(shù)據(jù)的有效指示，也可以是上級模塊將數(shù)據(jù)打出來的時鐘。另外，使數(shù)據(jù)通過 RAM 或者 FIFO 的存取，也可以達(dá)到數(shù)據(jù)同步 目的。而且，這兩種做法造成電路實現(xiàn)的余量不夠，一旦外界條件變換 (比如溫度升高 )，采樣時序就有可能完全紊亂，造成電路癱瘓。還有一些工程師為了有穩(wěn)定的采樣，生成了很多相差 90度的時鐘信號，時而用正沿打一下數(shù)據(jù)，時而用負(fù)沿打一下數(shù)據(jù)，用以調(diào)整數(shù)據(jù)的采樣位置。 數(shù)據(jù)接口的同步方法 數(shù)據(jù)接口的同步是 FPGA/CPLD 設(shè)計的一個常見問題，也是一個重點和難點，很多設(shè)計不穩(wěn)定都是源于數(shù)據(jù)接口的同步有問題。 在 WCDMA 設(shè)計中經(jīng)常使用到流水線處理的方法，如 RAKE 接收機、搜索器 、前導(dǎo)捕獲等。 流水線設(shè)計的一個關(guān)鍵在于整個設(shè)計時序的合理安排，要求每個操作步驟的劃分合理。流水線操作的最大特點和要求是，數(shù)據(jù)流在各個步驟的處理從時間上看是連續(xù)的，如果將每個操作步驟簡化假設(shè)為通過一個 D 觸發(fā)器 (就是用寄存器打一個節(jié)拍 )，那么流水線操作就類似一個移位寄存器組，數(shù)據(jù)流依次流經(jīng) D 觸發(fā) 器，完成每個步驟的操作。 流水線設(shè)計的結(jié)構(gòu)示意圖如圖 3所示。 流水線處理是高速設(shè)計中的一個常用設(shè)計手段。串并轉(zhuǎn)換的方法比較簡單，在此不必贅述。 對于排列順序有規(guī)定的串并轉(zhuǎn)換，可以用 case 語句判斷實現(xiàn)。如無特殊需求，應(yīng)該用同步時序設(shè)計完成串并之間的轉(zhuǎn)換。串并轉(zhuǎn)換的實現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù)量的要求，可以選用寄存器、 RAM 等實現(xiàn)。而由于整個系統(tǒng)對時鐘要求很高，常常專門設(shè)計一塊時鐘板完成高精度時鐘的產(chǎn)生與驅(qū)動。 數(shù)據(jù)是有固定格式安排的，很多重要信息在數(shù)據(jù)的起始位置，這種情況在通信系統(tǒng)中非常普遍。這種做法的關(guān)鍵是數(shù)據(jù)寫入 RAM或者 FIFO要可靠，如果使用同步 RAM 或者 FIFO，就要求應(yīng)該有一個與數(shù)據(jù)相對延遲關(guān)系固定的隨路指示信號，這個信號可以是數(shù)據(jù)的有效指示，也可以是上級模塊將數(shù)據(jù)打出來的時鐘。另外，使數(shù)據(jù)通過 RAM 或者 FIFO 的存取，也可以達(dá)到數(shù)據(jù)同步目的。而且，這兩種做法造成電路實現(xiàn)的余量不夠，一旦外界條件變換 (比如溫度升高 )，采 樣時序就有可能完全紊亂，造成電路癱瘓。還有一些工程師為了有穩(wěn)定的采樣，生成了很多相
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