eda電子鐘設(shè)計論文(參考版)
2025-05-21 19:52本頁面
【正文】 七、參考文獻(xiàn) （ 1） 潘松、黃繼業(yè) .EDA 技術(shù)實用教程 VHDL 版第四版 北京 科學(xué)出版社， （ 2） 康華光《電子技術(shù)基礎(chǔ)》（數(shù)字部分第五版 北京 高等教育出版社 徐曉玲 ,田亞菲 ,崔偉 .基于 EDA 仿真的電子時鐘系統(tǒng)設(shè)計 [A].北京，蘭州大學(xué)，20xx. 24 課 程 論 文 (20xx 20xx學(xué)年 第一學(xué)期 ) （ EDA 電子鐘） 學(xué) 號 20xx1301420 班 級 電子 11— 2 班 姓 名 努爾阿米乃姆 . 專 業(yè) 電子信息科學(xué)與技術(shù) 課程名稱 EDA 技術(shù) 任課教師 努爾比亞老師 教師評語： 成績評定： 分 任課教師簽名： 年 月 日 。 致謝 謝謝 努爾比亞 老師平時上課的悉心講解，讓我對課本知識有所了解，更引起了我對它的興趣，雖然在課程設(shè)計的過程艱難短暫，但從中學(xué)到很多的東西，得到了很多樂趣，讓我知道已經(jīng)學(xué)會了什么，讓我更進(jìn)一步的了解到 EDA技術(shù)的應(yīng)用，學(xué)到的東西在這次的課題設(shè)計中得到了充分 應(yīng)用。 end five。 u3:fen port map(rest=rst,clk=c4,fen_diwei=fenl,fen_gaowei=fenh,fen_out=c3)。 u1:miao port map(rest=rst,clk=clk1,miao_diwei=miaol,miao_gaowei=miaoh,miao_out=c2)。 signal a,b:std_logic。 end ponent。 20 fen : out std_logic。 shijiaoshi : in std_logic。 fenjiaoshi : in std_logic。 end ponent。 data:in std_logic_vector(3 downto 0)。 end ponent。 fen_diwei,fen_gaowei:out std_logic_vector(3 downto 0)。 end ponent。 miao_diwei,miao_gaowei:out std_logic_vector(3 downto 0)。 輸出 1HZ end ponent。 architecture five of dingceng is ponent fenpin is port(clk:in std_logic。 shil,shih,fenl,fenh,miaol,miaoh:out std_logic_vector(3 downto 0))。 use 。 use 。 校時 （預(yù)置時輸出） end。 fen = abc OR lian_miaoout。 begin abc = fenjiaoshi AND jiaoshi。 architecture one of jiaoshi is signal abc : std_logic。 shi : out std_logic)。 校時（預(yù)置時）按鍵 lian_fenout : in std_logic。 校分（預(yù)置分）按鍵 jiaoshi : in std_logic。 entity jiaoshi IS port 16 (lian_miaoout : in std_logic。
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