【正文】 秘書： （簽名） 。在整個論文過程中，該同學能夠刻苦鉆研，主動與老師交流，對論題有自己獨到的見解。 本論文的選題有很高的實用價值，有創(chuàng)新見解。 高速電路首先要解決信號完整性問題。要適應(yīng)當前電子系統(tǒng)的發(fā)展 ,光靠設(shè)計完成后的修修補補是遠遠不能解決問題的 ,而且成品后期解決問題耗費的成本 ,要數(shù)百倍于產(chǎn)品設(shè)計階段解決問題的成本 ,必須從設(shè)計階段就應(yīng)用一整套的高速電路設(shè)計理論來指導電路板的設(shè)計。 指導教師意見 ： （同意、不同意）答辯 指導教師： （簽名） 系畢業(yè)論文（設(shè)計）指導委員會審查意見： 經(jīng)審查，（同意、不同意）答辯。希望業(yè)界早些出現(xiàn)一款比較好的聯(lián)合仿真軟件。 課題完成的結(jié)果，基本可以實現(xiàn)在設(shè)計中解決大部分完整性問題，實現(xiàn)板級電路較高的成品率，但有些原理性的東西依然有比較大的分歧，在學術(shù)上有待解決，反映到設(shè)計上就需要大量的設(shè)計經(jīng)驗，來解決這些重要的問題。 主要參考文獻： [1](美 )伯格丁 .信號的完整性分 [M].李玉山 等譯 :電子工業(yè)出版社 2020 [2]張海風 .HyperLynx 仿真與 PCB 設(shè)計 [M]:機械工業(yè)出版社 2020 [3]陳偉 .速電路信號 完整性分析與設(shè)計 [M]:電子工業(yè)出版社 2020 [4]曾峰 ,PADS 高速電路 PCB 設(shè)計與應(yīng)用 [M]:電子工業(yè)出版社 2020 [5]江思敏 ,Altium Designer (Protel)原理圖與 PCB 設(shè)計教程 [M]:機械工業(yè)出版社 2020 [6]姜培安 ， 高速電路 PCB 設(shè)計方法與技巧 [M]:中國電力出版社 2020 指導教師意見： 1．通過； 2．完善后通過； 3．未通過 簽 名： 年 月 日 注：以上各項內(nèi)容由學生填寫，指導教師審核后簽署意見。 提綱摘要： 1．引言：介紹 MATLAB 仿真的相關(guān)知識 2．正文部分（包括 M 文件 ， simulink 的介紹以及電路仿真） 3．結(jié)束語 注：課題性質(zhì)分為①理論型②實踐應(yīng)用型。 我會通過自己的努力學習，在老師的指導下順利完成畢業(yè)論文。在論文完成過程中，得到我的舍友和同學的幫助，在此表示非常感謝！也謝謝上學期間曾經(jīng)幫助過我的老師，父母，同學以及所有人，因為有你們的教導，養(yǎng)育和幫助，我大學四年的時光才過得充實，真心的謝謝你們！ 寶雞文理學院本科畢業(yè)論文（設(shè)計 ）任務(wù)書 課題條件： 在大學期間 ,我非常喜歡基于對高速電路板子的設(shè)計和學習，使我對有關(guān)對有關(guān)原子與分子之間的問題有了一定的興趣，也掌握了有關(guān)本次論文的相關(guān)專業(yè)知識。 把響應(yīng)速度快的電容放置在靠近參考電壓的位置。 使用低阻 抗的焊盤和過孔進行設(shè)計。把小一些的，反應(yīng)速度更快一些的電容放置在離器件更近的位置。 五、旁路電容與去耦系統(tǒng) 傳統(tǒng)方法： 每一個需要去耦的地方使用兩個或多個電容，一個提供大量的電菏，一個提供快速響應(yīng)。 減少串擾的 方法： 使用帶狀線（消除前向串擾） 利用重疊的層，走線盡可能靠近它們的參考層 讓走線之間的距離盡可能遠 四、差分阻抗 設(shè)計規(guī)則： 走線長度應(yīng)該相等 布線時，差分走線要彼此靠近。 減少串擾的方法：讓信號的速度變慢以及讓走線分離更遠。 三、串擾 既有前向串擾又有后向串擾的耦合稱作電容性耦合串擾。改變走線所在的層會導致走線阻抗不均勻，從而產(chǎn)生反射。 二、反射與傳輸線 無限長，絕對均勻的走線或者導線叫做傳輸線。信號線被布在不相關(guān)的層時會導致不確定結(jié)果，因此不應(yīng)在一個不相關(guān)的層上方布線。 當參考信號為電源層時，回流信號在電源層，可以認為回流信號通過最近的旁路電容從電源層流回了地層。如果要想把 EMI 減小到最小，就必須把回路面積減小到最小?；亓髅娣e由信號經(jīng)過的走線以及信號返回信號源的路徑所決定。交流信號的回流信號總是趨向于直接從信號走線的下方通過。在設(shè)計過程中應(yīng)該知道回流信號在什么地方，如果對返回信號不予考慮，就會花費大量的時間和精力對 50%的信號線的流動路徑進行規(guī)劃和指定策略，而對于另外 50%的信號線的處理則聽之任之 。 4 總結(jié)與實例 印制電路板并非連接各個元件的無源元件。因此我們選用了 Siwave 作為電源 地平面分析的 EDA 工具。但是隨著 EDA 的迅速發(fā)展，市場上出現(xiàn)了許多這方面的 EDA 仿真工具，如 Ansoft 公司的 Siwave， Sigerity公司的 Speed2020， Cadence 的 PDS 等等。通過增加濾波電容或適當調(diào)整芯片的外置，從而達到我們的設(shè)計要 求。具體措施主要有： 減小電容引線 / 引腳的長度；使用寬的連線；電容盡量靠近器件，并直接和電源管腳相連；降低電容的高度（使用表貼型電容）；電容之間不要共用過孔，可以考慮打多個過孔接電源 / 地；電容的過孔要盡量靠近焊盤（能打在焊盤上最佳），如圖 18 所示： 圖 22 電容在 Layout 中引線設(shè)計趨勢 總之，電源、地平面的諧振特性對我們系統(tǒng)的性能帶來不利的影響。如果實際的高速電路要求的確很高的話，我們只有盡可能選取 ESL 較小的電容來避免使用大量的電容。 8． 最后算出每個電容的取值 Cn=C/N=。 6．假設(shè)每個電容的 ESL 為 (包含焊盤引線的電感 )，則可算出需要的電容個數(shù) N=ESL/L TOT=。 4． 考慮最高有效頻率 F knee，也稱為截止頻率 F knee=，截止頻率代表了數(shù)字電路中能量最集中的頻率范圍，超過 F knee 的頻率將對數(shù)字信號的能量傳輸沒有影響。則最簡單的一種方法就是看負載的瞬間電流消耗，計算方法如下： 1．先計算電源回路允許的最大阻抗 Xmax= ΔV/ ΔI=2．考慮低頻旁路電容的工作范圍 FBYP ASS=Xmax/2ΠL0=()=424KHz 這是考慮板子上電源總線的去耦電容，一般取值較大的電解電容，這里假設(shè)其寄生電感為 5nH。其實，這兩種提法，本質(zhì)上是相同的，只不過看待問題的視角不同而 已。 對于電容退耦，很多資料中都有涉及，但是闡述的角度不同。 采用電容退耦是解決電源噪聲問題的主要方法。另外，引腳及焊盤本身也會有寄生電感存在，瞬態(tài)電流流經(jīng)此路徑必然產(chǎn)生壓降，因此負載芯片電源引腳處的電壓會隨著瞬態(tài)電流的變化而波動，這就是阻抗產(chǎn)生的電源噪聲。完整平面的阻抗很 低，但確實存在。對于多層板，通常提供一個完整的電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，供電電流流經(jīng)電源平面，到達負載電源引腳。 第三，負載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的壓降。這要求電源分配系統(tǒng)必須在直流到1GHz 范圍內(nèi)都能快速響應(yīng)負載電流的變化，但現(xiàn)有穩(wěn)壓電源芯片不可能滿足這一苛刻要求。當負載瞬態(tài)電流變化頻率超出這一范圍時，穩(wěn)壓源的電壓輸出會出現(xiàn)跌落，從而產(chǎn)生電源噪聲。多數(shù)常用的穩(wěn)壓源調(diào)整電壓的時間在毫秒到微秒量級。 第二，穩(wěn)壓電源無法實時響應(yīng)負載對于電流需求的快速變化。 電源系統(tǒng)的噪聲來源與電容的退耦 電源系統(tǒng)的噪聲來源有三個方面： 第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會有一定的波紋。比如電源噪聲會影響晶振、 PLL、 DLL 的抖動特性， AD 轉(zhuǎn)換電路的轉(zhuǎn)換精度等。芯片外部電源引腳處的噪聲通過內(nèi)部門電路的傳播，還可能會觸發(fā)內(nèi) 部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。芯片內(nèi)部處于高電平的門電路會把電源噪聲傳遞到其他門電路的輸入部分。芯片的外部電源引腳提供給內(nèi)部晶體管一個公共的供電節(jié)點，因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必然引起電源噪聲在芯片內(nèi)部的傳遞。隨著芯片的集成度越來越高，內(nèi)部晶體管數(shù)量越來越大。雖然電源完整性主要是討論電源供給的穩(wěn)定性問題，但由于地在實際系統(tǒng)中總是和電源密不可分的，通常把如何減少地平面的噪聲也作為電源完整性中的一部分進行討論。當開關(guān)器件數(shù)目不斷增加，核心電壓不斷減小的時候，電源的波動往往會給系統(tǒng)帶來致命的影響。對于家用設(shè)備電源來說，主要是電源電壓幅度和頻率，即不管附近的負載和用電限制如何變化，電壓幅度和頻率能夠保持穩(wěn)定的程度。 信號完整性和滿足時序關(guān)系是邏輯電路功能物理實現(xiàn)的必要保證。如果時序關(guān)系有問題，信號質(zhì)量再好也沒用。 L2 Cache 數(shù)據(jù)線“ L2DATA23”的 PCB 走線及仿真波形： 圖 20 仿真波形 3 總結(jié) 從上面的信號仿真波形就可以看出，通過設(shè)計合理的層疊結(jié)構(gòu)、傳輸線阻抗、阻抗匹配以及布線拓撲結(jié)構(gòu) ，對于幾百兆赫茲的信號而言一般都不會存在信號完整性問題。 L2 Cache 時鐘線“ CLKOUTA”的 PCB 走線及仿真波形： 圖 18 仿真波形 (MPC755)為驅(qū)動端， 和 (GVT71128)為接收端。 MPC75 MPC10PowerSpan 和 GVT71128 芯片的 IBIS 模型均來自于芯片廠商（ Motorola、 TUNDRA和 GALVENTECH）。 因為板上這兩個總線的負載最多為 2 個負載，且這幾個芯片之間的距離很近，相關(guān)的 PCB 走線很短，所以信號時序關(guān)系一般能夠滿足要求（盡管其工作頻率很高）。 圖 17 運行結(jié)果 2 使用 BoardSim 進行布線后仿真 下面介紹實例 板的 L2 Cache 總線工作頻率 200Mhz， 60x 總線工作頻率 100MHz，是板上工作頻率最高的部分。 圖 15 運行界面 設(shè)置完成之后 RS 的阻值已經(jīng)改變了 。FastStrong 最快， SlowWeak 最慢。 源端的端接電阻 RS 為 0 歐姆，傳輸線為 50 歐姆。 圖 12 振鈴仿真 圖 在加入了端接電路之后 A0,A1 和 A2 處的波形過 沖消除，有較大的改善。在 CELLA2 處通過鼠標激活端接電阻和電容，然后把值分別設(shè)置為50 歐姆和 150pF。 圖 9 實例圖 SimulateRun Interactive Simulation(Oscilloscope)打開仿真界面，設(shè)置 Drive waveform 為 Oscillator，頻率為 55MHz，水平刻度 (Horizontal Scale)設(shè)置為 5ns/div,然后運行得如下結(jié)果 ： 圖 10 仿真結(jié)果 A1 和 A2 出波形過沖太大，反射導致 A0 出波形也畸變。如何實現(xiàn)阻抗匹配，才能保證沒有反射，振鈴現(xiàn)象？通過信號完整行理論我們知道要保持傳輸線一致的阻抗，如 50 歐姆，如果阻抗不匹配怎么樣才能通過端接的方法改善波形？往往 實際上理論計算不能完全的解決問題，實際的仿真能快速直觀的得出結(jié)果。 HyperLynx 能仿真的范圍包括信號完整性（ signalintegrity），串擾 (crosstalk)和電磁兼容 (EMC)。 SI 的 HyperLynx 仿真 HyperLynx 包括前仿真工具 LineSim 和后仿真工具 BoardSim。值得慶幸的是，隨著柔性 PCB 板材料、設(shè)計和制造技術(shù)的進步，這一方法現(xiàn)在是完全可行的。目前業(yè)界主要的 SI 和 PI 仿真分析工具有 Cadence 的 PCB SI 230/6 Mentor 的 HyperLynx 和 Zuken 的 HotStage。 PCB 上的噪聲源是多種多樣的，如信號噪聲 (反射和串擾等 )、電源 /地噪聲、以及天線 (懸空線 )等等，為了確 保減少 PCB 的 EMI，這些信號的、器件的、電源 /地平面的以及天線的噪聲源都必須加以考慮。盡管目前市場上出現(xiàn)了一些易于使用的基于 EMC 設(shè)計規(guī)則檢查的 EMI/EMC 仿真分析工具，如 Cadence 的 EMControl 和 Zuken 的 EMC Adviser，但它們只能幫助 PCB 設(shè)計師發(fā)現(xiàn)和解決 PCB 實際布線時產(chǎn)生的 EMI 問題，而不可能從根本上解決 PCB 布線的 EMC 問題。其次， PCB 的布線是產(chǎn)生 EMI 問題的主要來源，尤其是當今隨著 PCB 板空間的越來越小和層數(shù)的越來越多，越來越多的高頻信