【正文】 。 ⑧ VHDL 語言是一種硬件電路的建模描述語言，因此與普通 的計(jì)算機(jī)語言有較大差別，普通計(jì)算機(jī)語言是 CPU 按照時(shí)鐘的節(jié)拍，一條指令執(zhí)行完后才能執(zhí)行下一條指令，因此指令執(zhí)行是有先后順序的，也即是順序執(zhí)行，而每條指令的執(zhí)行占用特定的時(shí)間。在 CPLD/FPGA 綜合時(shí)，還可以使用 EDA 軟件商提供的各種庫和程序包。 ⑦運(yùn)行庫和程序包豐富：目前支持 VHDL 語言的程序包很豐富，大多以庫的形式存放在特定的目錄下，用戶可隨時(shí)調(diào)用。 ⑥建模方便：由于 VHDL 語言中可綜合的語句和用于仿真的語句齊備，行為描述能力強(qiáng)，因此 VHDL 語言特別適合信號(hào)建模。 ⑤數(shù)據(jù)類型豐富：作為硬件描述 語言的一種 VHDL 語言的數(shù)據(jù)類型非常豐富，除了 VHDL 語言自身預(yù)定義的十種數(shù)據(jù)類型外，在 VHDL 語言程序設(shè)計(jì)中還可以由用戶自定義數(shù)據(jù)類型。自頂向下的設(shè)計(jì)方法是將要設(shè)計(jì)的電路進(jìn)行最頂層的描述（頂層建模），然后利用 EDA軟件進(jìn)行頂層仿真，如果頂層設(shè)計(jì)的仿真結(jié)果滿足要求，則可以繼續(xù)將頂層劃分的模塊進(jìn)行低一級(jí)的劃分并仿真，這樣一級(jí)一級(jí)設(shè)計(jì)最終將完成整個(gè)電路的設(shè)計(jì)。 平坦式設(shè)計(jì)是整個(gè)電路只含有一個(gè)模塊，電路的設(shè)計(jì)是平鋪直敘的，沒有結(jié)構(gòu)和功能上的劃分，因此不是層次電路的設(shè)計(jì)方式。這種設(shè)計(jì)方法優(yōu)點(diǎn)是很明顯的，因?yàn)樗且环N層次設(shè)計(jì)電路，一般電路的子模塊都是按照結(jié)構(gòu)或功能劃分，因此這種電路層次清楚，結(jié)構(gòu)明確，便于多人合作開發(fā)，同時(shí)設(shè)計(jì)文件易于存檔，易于交流。 ④自頂向下的設(shè)計(jì)方法：傳統(tǒng)的設(shè)計(jì)方法是，自底向上的設(shè)計(jì)或平坦式設(shè)計(jì)。從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè) 工作平臺(tái)移植到另一個(gè)工作平臺(tái)。當(dāng)設(shè)計(jì)、仿真通過后，指定具體的器件綜合、適配即可。對(duì)于同一個(gè)設(shè)計(jì)描述，可以采用多種不同器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。目前， VHDL 語言已成為一種設(shè)計(jì)、仿真、綜合的標(biāo)準(zhǔn)硬件描述語言。 VHDL 語言的主要特點(diǎn)是： ①功能強(qiáng)大，靈活性高： VHDL 語言是一種功能強(qiáng)大的語言結(jié)構(gòu)，可用簡(jiǎn)潔明確的代碼來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)。包集合存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等。其中，實(shí)體是一個(gè) VHDL 程序的基本單元，由實(shí)體說明和結(jié)構(gòu)體兩部分組成：實(shí)體說明用于描述設(shè)計(jì)系統(tǒng)的 外部接口信號(hào)；結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。目前，它還不能應(yīng)用于模擬電路的設(shè)計(jì)，但已有人投入研究。使用 VHDL語言，可以就系統(tǒng)的總體要求出發(fā)，自上至下地將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。支持MAX7000/MAX3000 等乘積項(xiàng)器件。 Quartus平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity等 EDA 供應(yīng)商的開發(fā)工具相兼容。 Altera 的 QuartusⅡ可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。 Altera 在 QuartusⅡ中包含了許多諸如 SignalTapⅡ、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 MaxPLUSⅡ友好的圖形界面及簡(jiǎn)便的使用方法。 MaxPLUSⅡ作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前 Altera 已經(jīng)停止了對(duì) MaxPLUSⅡ的更新支持， QuartusⅡ與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 此外， QuartusⅡ通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 QuartusⅡ支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 QuartusⅡ可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。這樣靈活多變的輸入方式，給設(shè)計(jì)使用者帶來了極大的方便。具體操作方法是：在圖形編輯、波形編輯時(shí)形成模塊，在文本編輯時(shí)通過 include“模塊名 .inc”或者采用 Function（? ..） Return(? .)的方式進(jìn)行調(diào)用。 ③波形輸入方式：如果知道輸入、輸出波形，也可以采用波形輸入方式。充分利用這些模塊進(jìn)行設(shè)計(jì)，可以大大減輕設(shè)計(jì)人員的工作量和成倍地縮短設(shè)計(jì)周期。因此只要具有數(shù)字電路的知識(shí)，幾乎不需要過多的學(xué)習(xí)就可以利用 MAX+PLUSⅡ進(jìn)行 CPLD/FPGA 的設(shè)計(jì)。 ⑧ OpenCore 特點(diǎn)： MAX+PLUSⅡ軟件具有開放性內(nèi)核的特點(diǎn)， OpenCore 可供設(shè)計(jì)者在購(gòu)買產(chǎn) 品前來對(duì)自己的設(shè)計(jì)進(jìn)行評(píng)估。它為 ACEX 1K、 MAX 7000、 MAX 9000、 FLEX 6000、 FLEX 8000 和 FLEX 10K 系列器件提供了最優(yōu)化設(shè)計(jì)。 ⑥支持郵件描述語言（ HDL）： MAX+PLUSⅡ軟件支持多種 HDL 的設(shè)計(jì)輸入，包括標(biāo)準(zhǔn)的 VHDL、 Verilog HDL 及 Altera 公司自己開 發(fā)的硬件描述語言 AHDL。 ⑤模塊化工具：設(shè)計(jì)者可以從各種設(shè)計(jì)輸入、編輯、校驗(yàn)及器件編程工具中作出選擇，形成用戶風(fēng)格的開發(fā)環(huán)境，必要時(shí)還可在保留原始功能的基礎(chǔ)上添加新的功能。 ③可在多種平臺(tái)運(yùn)行： MAX+PLUSⅡ軟件可在基于 PC 機(jī)的 WindowsNT 、Windows 9 Win dows 2021 操作系統(tǒng)下運(yùn)行，也可在 Sun SPARCstations、 HP 9000 Series 700/800、 IBM RISC System/6000 等工作站上運(yùn)行。 ②設(shè)計(jì)與結(jié)構(gòu)無關(guān)： MAX+PLUSⅡ支持 Altera 公司的 Classic、 ACEX 1K、 MAX 3000、 MAX 5000、 MAX 7000、 MAX 9000、 FLEX 6000、 FLEX 8000 和 FLEX 10K 等系列可編程邏輯器件，門數(shù)為 600～ 250 000 門，提供了業(yè)界真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 MAX+PLUSⅡ可以開發(fā)除APEX20K 以外的任何 CPLD／ FPGA。 MAX+PLUSⅡ提供了全面的邏輯設(shè)計(jì)能力，包括電路圖 、文本和波形的設(shè)計(jì)輸入以及編譯、邏輯綜合、仿真和定時(shí)分析以及器件編程等諸多功能。 2 開發(fā)環(huán)境 MAX+PLUSⅡ /QUARTERⅡ Altera 公司是世界三大 CPLD／ FPGA 廠家之一，它的器件能達(dá)到最高的性能和集成度，不僅僅因?yàn)椴捎昧讼冗M(jìn)的工藝和全新的邏輯結(jié)構(gòu)，還在于它提供了現(xiàn)代化的設(shè)計(jì)工具一 MAX+PLUSⅡ可編程邏輯開發(fā)軟件，該軟件是 Altera 公司推出的第三代 PLD 開發(fā)系統(tǒng)。本文所指的EDA 技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、 PCB 設(shè)計(jì)和 IC 設(shè)計(jì)。目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 現(xiàn)在對(duì) EDA 的概念或范疇用得很寬。 1 EDA 技術(shù)的概念 EDA 技術(shù)是在電子 CAD 技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 and statements that do not like ordinary software, take some time each instruction, just follow their own hardware delay. EDA 技術(shù)及軟件 EDA 是電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation)的縮寫 ,在 20 世紀(jì)90 年代初從計(jì)算機(jī)輔助設(shè)計(jì) (CAD)、計(jì)算機(jī)輔助制造 (CAM)、計(jì)算機(jī)輔助測(cè)試 (CAT)和計(jì)算機(jī)輔助工程 (CAE)的概念發(fā)展而來。 structure used to describe the behavior of the system, the system processes or system data structure form. Configuration select the required language from the library system design unit to form different versions of different specifications, so that the function is designed to change the system. Collection of records of the design module package to share the data types, constants, subroutines and so on. Database used to store the piled entities, the body structure, including the collection and configuration: one is the development of engineering software user, the other is the manufacturer39。s PLD design software, due to its excellent ease of use has been widely used. Altera has now stopped MaxPLUSⅡ update support, QuartusⅡ not only support the device type as pared to the rich and the graphical interface changes. Altera QuartusⅡ included in many such SignalTapⅡ , Chip Editor and RTL Viewer design aids, integrated SOPC and HardCopy design process, and inherit MaxPLUSⅡ friendly graphical interface and easy to use. Altera QuartusⅡ as a p