【正文】 圖 21 ALU4 的布局布線示意圖 對于全周長式四周分布的 FPGA 而言， Rh的最優(yōu)值隨著 FPGA 長寬比的變化而變化，因為長寬比值變化直接影響了芯片的周長，從而使芯片的可用 I/O 的數(shù)量得到增加， Rh 的最優(yōu)值從正方形的 1 逐漸變?yōu)榫匦蔚?、 、 3。 針對兩種不同的 pin 分布方式進(jìn)行試驗發(fā)現(xiàn)，上下式分布的布線資源占用相對較少，并且在水平與豎直方向溝道中布線通道數(shù)量比值參數(shù) Rh為 2 時，得到占用布線資源最少。而另一個典型代表是 ToU的 Jonathan Rose于 1998年在 VPR系統(tǒng)基礎(chǔ)上建立的 Right Track公司， 20xx 年被 Altera 收購，完成了從研究到商用的成功轉(zhuǎn)換。 其他經(jīng)典的算法還包括兩極邏輯優(yōu)化的 QM 算法及 Espresso 算法，用于布局布線的模擬煺火 (Simulated Annealing)算法、力導(dǎo)向 (Forcedirected)算法、用于布線的 PathFinder 算法 [16]等。 目前針對 FPGA 邏輯綜合及物理綜合的算法已趨成熟，每個領(lǐng)域都出現(xiàn)了代表性的算法，單以面向查找表 (LUT)結(jié)構(gòu) FPGA 邏輯優(yōu)化及映射算法為例，算法研究集中出現(xiàn)在 80 年代末到 90 年代中期的約十年期間，代表性算法包括 Chortlecrf [10], XMap[11], TechMap [12], FlowMap[13]等。 第六章：提出 針對 FPGA 接口 I/O 電路的測試方案，以便于投片后芯片測試工作的順利進(jìn)行 。 第三章： 詳細(xì)介紹了 基于 設(shè)計和應(yīng)用要求的 FPGA 多標(biāo)準(zhǔn)兼容可編程 I/O 核心電路的設(shè)計原理與設(shè)計方法，并給出了相應(yīng) 仿真曲線與 版圖 。 第一章 緒 論 15 論文結(jié)構(gòu)方面，本文主要由以下幾部分構(gòu)成： 第一章：介紹 現(xiàn)場可編程門陣列 的國 內(nèi)外現(xiàn)狀及發(fā)展動態(tài)，分析了 FPGA 和ASIC 技術(shù)并進(jìn)行了對比，論述了本 課題 的 來源和實用價值，并對本文的章節(jié)進(jìn)行安排。產(chǎn)品經(jīng)過測試符合設(shè)計要求，進(jìn)一步的可靠性測試和申請考核的工作正在進(jìn)行中。利用華微公司開發(fā)的基于 XCV100 配置規(guī)律的配置點分析軟件， 逆向 分析在各不同接口標(biāo)準(zhǔn)輸入輸出情況下的配置點變化規(guī)律， 掌握 I/O 的基本架構(gòu)， 結(jié)合配置規(guī)律確定 I/O 接口電路的配置點 和 設(shè)計 要求 ； 根據(jù) 應(yīng)用 設(shè)計 要求 ，提出了可編程邏輯器件 I/O 接口電路的設(shè)計方法 、 架構(gòu)組成與工作機理。目 前已經(jīng)在最新的 FPGA芯片中出現(xiàn)了傳輸速度可達(dá)到 11Gbps的高速 Rocket I/O 接口，而集成度也逐漸達(dá)到 500 萬 —1000 萬門的水平。設(shè)計人員可以利 用這些現(xiàn)成的 IP 庫資源，高效準(zhǔn)確的完成復(fù)雜片上的系統(tǒng)設(shè)計。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對現(xiàn)場可編程器件的低壓、低功耗的要求日益迫切。以上歸納起來有以下幾點： (1)、深亞微米技術(shù)的發(fā)展正在推動了片上系統(tǒng) (SOPC)的發(fā)展越來越多的復(fù)雜IC 需要利用 SOPC 技術(shù)來制造。 另外，國內(nèi)其他研究院所也作了大量的基礎(chǔ)工作。 具備自主燒錄器、編程器、配套軟件及應(yīng)用開發(fā)系統(tǒng)級平臺。掌握了可編程邏輯器件的設(shè)計方法和總結(jié)出可編程邏輯器件的一套完整設(shè)計流程，掌握復(fù)雜可編程邏輯器件內(nèi)嵌FLASH 陣列的設(shè)計方法。而對于 Actel反熔絲結(jié)構(gòu)和 Flash 結(jié)構(gòu)的 FPGA，其在原理上和以上兩家公司都有著本質(zhì)的區(qū)別，它們都是用組合邏輯門來實現(xiàn)組合邏輯的功能；反熔絲的器件 更強調(diào)可靠性，速度快、密度大、功耗低，但不能被重復(fù)編程； Flash 結(jié)構(gòu)的器件在密度上也有很大優(yōu)勢，但速度較慢，對器件的電壓也要求較高。 ProASIC 系列非易失可重復(fù)編程門陣列，工作在 或者 ，可由用戶選擇，門數(shù)為98000—1100000，引腳至引腳延遲不超過 4ns，功耗比使用 SRAM 的可編程邏輯器件小很多，在頻率為 66MHz 時， ProASIC 的功耗為 400mW，而使用 SRAM 的器件功耗為 650mW。在四大系列器件中， SX/SXA系列 FPGA 是目前市場上的主流芯片， AX 是最新推出的較高端產(chǎn)品。 Actel 公司一直是世界反熔絲技術(shù) FPGA 的領(lǐng)先供應(yīng)商，其邏輯塊之間的連接是利用 Actel 專利金屬 金屬可編程反熔絲內(nèi)聯(lián)元素實現(xiàn)的，它是一種無源的兩端常開開關(guān)，但加上足夠的電壓時也能永久閉合。 (3)Actel公司： 圖 15 ACTEL 公司 FPGA 產(chǎn)品系列譜圖 Actel 公 司 1985 年在美國加州組建，是現(xiàn)場可編程門陣列器件 (FPGA)的專業(yè)制造商。ALTERA 公司器件系列豐富，產(chǎn)品應(yīng)用范圍廣。 (2)ALTERA 公司： ALTERA 公司于 1983 年 6 月在美國 SAN JOSE 創(chuàng)立，也是一家提供可編程邏輯器件的專業(yè)設(shè)計公司。 VIRTEX5 LXT、 SXT 和 FXT 平臺具有先進(jìn)的高速串行連接功能和鏈路 /事務(wù)層功能。這些功能使高級邏輯設(shè)計人員能夠在其基于 FPGA 的系統(tǒng)中體現(xiàn)最高檔次的性能和功能。每種平臺都包含不同的功能配比，以滿足諸多高級邏輯設(shè)計的需求。 Xilinx 公司的 FPGA 器件具有十分突出的特色：基于 SRAM架構(gòu)，可 ―無限次 ‖編程； LUT 可配置為分布式 RAM；塊 RAM 可配置為多種模式；全數(shù)字式的時鐘管理系統(tǒng)，可提供靈活精確的時鐘信號； VersaRing 提供了 IOB與 CLB 的連接，可以更便利的實現(xiàn) PIN 鎖定；高端產(chǎn)品如 VIRTEXII Pro、電子科技大學(xué)碩士學(xué)位論文 8 VIRTEXII Pro X 嵌入了微處理器和專用乘法器， VIRTEX4 FX 嵌入了處理器，提供系統(tǒng)的解決方案，功能更加強大等。世界排名前四的可編程器件供應(yīng)商分別為 Xilinx、 Altera、 Actel、Lattice，這幾家可編程設(shè)計公司是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。目前，國內(nèi)外可編程邏輯器件被美國幾家著名大公司所壟斷。 綜上所述，一方面是要解決我軍軍用裝備研制單位對軍用級 FPGA 產(chǎn)品的迫切需求，解決 FPGA 器件完全依賴進(jìn)口的被動局面；另一方面是 FPGA 器件對我軍用裝備的巨大技術(shù)推動作用和為我軍軍用裝備跨越式發(fā)展提供了良好的契機。 但是 ， 目前國內(nèi) 所 使用的 FPGA 器件 全部 依靠進(jìn)口， 并且 其核心生產(chǎn)設(shè)計和制造技術(shù)完全 被國外公司壟斷， 由于產(chǎn)品 進(jìn)貨渠道狹窄，產(chǎn)品價格昂貴。 為了符合我軍國防現(xiàn)代化的發(fā)展要求，軍用電子裝備對 FPGA 的需求也呈現(xiàn)出了逐年增長的趨勢。 電子科技大學(xué)碩士學(xué)位論文 6 市場需求 分析 FPGA 在我軍軍事裝備中被廣泛用于航空、航天、船舶、兵器、電子、核 能 等各研究所及工廠，為我軍裝備 的 跨越式發(fā)展 與 技術(shù)性能的提高 提供 了良好 契機 與巨大潛力。 FPGA 由于 可以用 VHDL 或 Verilog HDL 來編程，靈活性 最 強， 并且 能夠進(jìn)行編程、除錯、再編程和重復(fù)操作 。這樣，同一片 FPGA 通過使用不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路 功能。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。在 PCB 完成以后，還可以利用 FPGA 的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。 作為專用集成電路 (ASIC)領(lǐng)域中的一種 半定制電路， FPGA 既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 第一章 緒 論 5 正是由于嵌入式硬核的使用，減小了 FPGA 與 ASIC 之間在性能上的差距。 圖 12 不包含嵌入式硬核的 FPGA 電路結(jié)構(gòu)圖 為了逐漸減小 FPGA 與 ASIC 之間的性能差異，尤其是降低 FPGA 與 ASIC 的功耗和面積差距，越來越多的嵌入式硬核被加入到 FPGA 芯片中去。而 FPGA 由于其良好的可配置特性廣泛應(yīng)用小 批量的產(chǎn)品設(shè)計中，尤其是在 ASIC的原型驗證階段經(jīng)常使用 FPGA來構(gòu)建硬件平臺。 電子科技大學(xué)碩士學(xué)位論文 4 FPGA 和 ASIC 的對比 目前在電子行業(yè)使用比較多的產(chǎn)品主要有 ASIC和 FPGA，在這 兩 者之間 FPGA是最具有技術(shù)優(yōu)勢的一種產(chǎn)品，并且具有逐漸取代 ASIC 的趨勢。缺點是易失性，每次斷電后 SRAM 的數(shù)據(jù)就不存在了。 表 11 可編程開關(guān)技術(shù)比較 編程技術(shù) 可重復(fù)編程 易失性 制造工藝 熔絲 否 否 Bipolar EPROM 電路外 否 UVCMOS EEPROM 在電路 否 EECMOS SRAM 在電路 是 CMOS 反熔絲 否 否 CMOS+ Flash 在電路 否 Flash SRAM 編程技術(shù)最先使用是在 Xilinx 公司的 FPGA 產(chǎn)品中，現(xiàn)在已經(jīng)廣泛使用在其他公司的 FPGA 產(chǎn)品 中 。 由于 FPGA 能夠減少電子系統(tǒng)的開發(fā)風(fēng)險和開發(fā)成本 (NRE)，同時有效的縮短上市時間 (time to market)，并且通過在系統(tǒng)編程、遠(yuǎn)程在線重構(gòu)等技術(shù)降低了維護(hù)和升級成本，因此在通信、控制、數(shù)據(jù)計算等領(lǐng)域得到了廣泛的應(yīng)用?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元，它們通常排列成一個陣列，散布于整個芯片；可編程 I/O 單元實現(xiàn)芯片上邏輯與外部封裝腳的接口，圍繞著陣列于芯片四周 。與其它ASIC 相比，它們具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。 因此 ，掌握了 FPGA 模擬電路 設(shè)計 技術(shù)， 可以 加速 我國 FPGA 研制進(jìn)程，縮短與先進(jìn)國家水平的差距，從而在軍事和國民經(jīng)濟各領(lǐng)域發(fā)揮良好的經(jīng)濟效益和社會效益。這一格局在客觀上反映了國內(nèi)的企業(yè)與科研院所尚不具備與跨國公司開展全面競爭 ， 中國電子信息產(chǎn)業(yè)仍處于加工組裝階段的現(xiàn)實 。對于一個實際投入商業(yè)與工業(yè)應(yīng)用的 FPGA 而言，沒有 I/O 接口、上電復(fù)位和電源系統(tǒng)等模擬電路模塊就不能保證FPGA 在各種實際應(yīng)用環(huán)境中正常工作 。s disadvantage whose logic resouce was too the character size smaller and smaller ,the distance of performance between FPGA and ASIC was smaller and FPGA decreased the risk and cost in the product design, for its character of the dynamic reuse ,and shorten the time which the product e into the more and more Fabless began to use it as the design and test platform. This research subject came from HiTech Research and Development Program of China and General Equipment Headquarters. It aimed at developing series products of FPGA, including I/O interface circuit and power system, breaking through the adverse situation as all of the FPGA products and design technology were monopolized by several American panies, and satisfying urgent demands of national defence. A method of ―topdown‖ design and reverse design was adopted in this paper. We took the idea of ―topdown‖ design as guidance, as well as used foreign advanced design experience for reference and developed a FPGA containing 20*30 CLBarrays, an internal counter of 200MHz, 100K gates， supporting 16 highperformance interface standards as a breakthrough, a series of FPGA family products, whose maximum available I/O number is 180 , 404 and 512, have been developed respectively. The 180I/O FPGA has a pintopin input delay and pintopin output delay or less. This paper was based on a 1P5M standard CMOS technology process, and on a design technology of c