【正文】 當我的版圖沒有經(jīng)過驗證時，他又讓我耐心檢查錯誤并告訴我更合理的畫法；還為我仔細講解了電路原理；在最后的仿真中， 當然還得感謝我的父母，在這一個月的艱苦奮斗中，他們默默的為我付出（每天為我做飯，并給我創(chuàng)造了一個安靜、舒適的環(huán)境）。致 謝經(jīng)過幾個月的努力，終于將畢業(yè)設計和論文完成了。最后就是驗證方面的知識，主要包括DRC驗證和LVS驗證，了解它們的驗證步驟以及驗證出錯后該如何修改。同時我還粗略的了解了放大器的頻率特性。：第五章 總結(jié)在這次畢業(yè)設計中，我的主要工作有：掌握集成運算放大器的基本工作原理；學習版圖的畫法及注意事項；了解BiCMOS工藝，并熟悉工藝流程。為了避免一層金屬與二層金屬直接接觸，在它們之間通常生長一層阻擋層，一般使用TiN來作為這層阻擋層。值得注意的是，PMOS晶體管不需要輕摻雜上的漏區(qū)注入。：10. 多晶硅的淀積及光刻MOS晶體管的柵由淀積本證多晶硅后大面積磷淀積摻雜形成的重摻雜N型多晶硅構(gòu)成的。：8. LOCOS處理LOCOS氧化是采用整齊或高壓來提高氧化生長速率，然后除去氮化層以及下面的緩沖氧化層。：6. 反型槽模擬BiCMOS工藝采用與多晶硅柵CMOS工藝相同的LOCOS工藝，也就是使用反型槽掩膜版光刻厚的LPCVD氮化層，并刻蝕最終形成的場氧化層區(qū)域。在阱推結(jié)的過程中會形成一層薄的氧化層，可以用它對重摻雜N型淀積進行光刻。如果沒有這層外延，埋層會直接接觸襯底，形成擊穿電壓很低的PN結(jié)。2. 以雙極型工藝為基礎的雙阱BiCMOS工藝以P阱CMOS工藝為基礎的BiCMOS工藝雖然能得到較好的雙極型器件性能，但CMOS器件的性能不夠理想。這種結(jié)構(gòu)的缺點是NPN管集電極的串聯(lián)電阻太大影響雙極型器件的性能，尤其是驅(qū)動能力。 BiCMOS工藝的分類 以CMOS工藝為基礎的BiCMOS工藝1. 以P阱CMOS為基礎的BiCMOS工藝這種工藝以P阱作為NPN管的基區(qū)，以請摻雜的N型襯底作為NPN管的集電極，以重摻雜的N注入作為NPN管的發(fā)射極擴散和集電極的擴散。這種工藝集結(jié)了MOS工藝和雙極型工藝的優(yōu)點，在大規(guī)模集成電路的應用領域具有不可替代的作用。在封裝和功率等方面的要求，CMOS邏輯比雙極型邏輯更具有優(yōu)勢，所以制造數(shù)?；旌闲盘栯娐纷畛醪捎肅MOS工藝。雙極型工藝雖然工作速度高、驅(qū)動能力強、模擬精度高，但它的功耗大和集成度低，不能滿足今天大規(guī)模集成電路技術的發(fā)展要求。2. P埋層與P阱之間用PBLOCOS來隔離。第四章 BiCMOS工藝BiCMOS（bipolar plementary metal oxide semiconductor即雙極互補金屬氧化半導體）。：： Extract文件 LVS驗證 LVS驗證窗口做完DRC驗證和提取Extract文件之后就可以間進行LVS驗證了。之后，編輯好的版圖還要經(jīng)過寄生參數(shù)提取程序提取到電路中的寄生參數(shù)，在電路仿真時可以調(diào)用這些參數(shù)來進行后模擬。在畫版圖時要按照一定的設計規(guī)則來進行，即要通過設計規(guī)則檢查DRC（Design Rule Checking）的驗證。按照電路原理圖畫出所有器件所對應的版圖，再對這些版圖進行合理的布局。 建立底層單元在自己的庫中建立4個下層單元，以方便版圖的整體編輯。芯片制造商會根據(jù)生成的GDSII或CIF文件制作掩膜版，進而制造芯片。（2） 增加電路的傳輸延遲，影響電路的工作速度。即把上一步提取所得到的Extracted的文件與Schematic視圖中的電路原理圖進行對比，檢查它們之間的關系是否正確。DRC驗證只是對版圖的幾何圖形進行檢查，要檢查電路原理圖中的錯誤則需要用到Cadence軟件所提供的Extract和LVS兩種工具。如果畫完整個版圖，各個模塊的相對位置已經(jīng)確定，這時再進行DRC驗證，可能會牽一發(fā)而動全身，使得整個版圖都要餞行修改。這個設計方法有許多優(yōu)點，其中最重要的優(yōu)點就是：當設計的某個模塊出現(xiàn)錯誤需要修改時，只需要在下一層修改該單元，上一層凡是有該單元的就都修改過來了，不需要逐一在上單元中做修改。這一步還有一個重要的任務就是焊盤的布局。如果加工廠家沒有各種器件的檢測版，還需要各種器件的樣管，樣電阻。 版圖的設計流程版圖就是集成電路工藝制造所需的十多層掩膜版的物理幾何圖形的，這十多層圖形通過計算機輔助設計CAD工具按照一定規(guī)定疊加到一起所構(gòu)成的整體物理圖形，這個圖就叫做集成電路的版圖。版圖驗證的過程主要包括：設計規(guī)則檢查（Design Rule Checking 簡稱DRC），用于檢查版圖的幾何尺寸是否滿足芯片制造過程中根據(jù)工藝確定的規(guī)則或約束條件，包括圖形的寬度、圖形的間距等。我們先計算出流經(jīng)的電流（即的電流） = （）代入?yún)?shù)可得 =151uA這個放大器的第二級是由兩個PMOS管構(gòu)成的源極跟隨緩沖放大級，它的增益為： =() = （） =43由此得到放大器的開環(huán)增益為： ==43=17673∴20log==85dB將運算結(jié)果與仿真結(jié)果相比，結(jié)果是比較吻合。相同內(nèi)型MOS管源漏區(qū)連接時采用直接連接可以減小源漏區(qū)面積，減小寄生電容及漏電，同時也減小了芯片面積。=110176。3. ，4. ，5. ，= V/uS6. 。在運行模擬之后，這些輸出將會很直觀的顯示出來。也可以點擊setup，在pick name for variables的彈出菜單中選擇所需掃描的參量（除系統(tǒng)參量外，菜單中所列舉的都是variables中設置的變量）。Tran分析是分析參量值隨時間變化的曲線）。電路仿真Composerschematic界面中的Tools→Analog Artist項可以打開Analog Artist Simulation。和組成輸出級。、和三管的作用是給電路提供合適的直流偏置。 CMOS集成運放電路的設計 建庫我們編輯版圖是在Cadence軟件中的Virtuoso Layout Editor的版圖編輯環(huán)境中來進行版圖的編輯。在給定偏置電流時，增大MOS管的寬長比（一般長不變，寬增大），則電路的共模抑制比增大，噪聲減小，電路的匹配性好，增益增大。12. 轉(zhuǎn)換速率(壓擺率) 轉(zhuǎn)換速率是指在額定負載的條件下，輸入一個大的階躍信號時，輸出電壓的最大變化率。它是衡量差放輸入級的對稱程度和運算放大器抑制共模干擾信號能力的參數(shù)，也可以用來衡量運算放大器抑制溫漂的能力。7. 最大共模輸入電壓 最大共模輸入電壓是指保證運算放大器正常工作的前提下，共模輸入電壓的最大值。4. 輸入失調(diào)電流溫漂d /dT 輸入失調(diào)電流溫漂是指在規(guī)定工作溫度范圍內(nèi)，輸入失調(diào)電流隨溫度的變化量與溫度變化量的比值。它表征運算放大器內(nèi)部電路對稱性的指標，一定程度上也反映溫漂的大?。ㄒ话阒挥袔缀练?，運算放大器的輸出信號與兩個輸入端的信號電壓差成正比=()其中，是運放的低頻開環(huán)增益（如 100dB，即 100000倍).為了提高放大器的性能，一般會將放大器的輸出端和反響輸入端短接起來，形成負反饋，負反饋的作用是保證電路工作是的穩(wěn)定性。運算放大器一般有兩個輸入端(同相輸入端)，（反相輸入端）和一個輸出端。4. 偏置電路：主要是向集成運放各級放大電路提供合適的偏置電流，以及確定它們的靜態(tài)工作點。在集成電路中，容量大的電容不易制作，而且采用阻容耦合會使得電路的延遲變大，所以集成運算放大器各級之間一般采用直接耦合的方式。由于復合電路的性能比較好，所以大部分放大電路采用復合管，其缺點是制作工藝比較復雜。常用二極管和三極管組成的恒流源和電流源代替大的集電極電阻和提供微小的偏量電流，二極管用三極管的發(fā)射結(jié)代替。適合于組成差動電路。布線則指完成各模塊之間互連的連線，其目的是盡量減小連線的長度和環(huán)線的面積，使電路的延遲和輻射等干擾達到最小。 　　 門級驗證 門級功能驗證是寄存器傳輸級驗證。 邏輯綜合 　　確定硬件的設計描述語言正確后，可以使用邏輯綜合工具（synthesizer）進行綜合，即將VHDL 或Verilog 語言編寫的行為模型轉(zhuǎn)換為電路模型。 　　 設計描述和行為級驗證 　　功能設計完成后，可以依據(jù)功能將SOC劃分為若干功能模塊，并決定實現(xiàn) 　　這些功能將要使用的IP核。其次，我簡單介紹了BiCOMS工藝的主要流程。在第三章，我主要分析了運算放大器的版圖設計。在第一章，我主要介紹了集成運算放大器的發(fā)展及其前景。近年來消費電子、通訊等應用領域的發(fā)展對集成運算放大器的性能指標提出了更高的要求，低功耗以及良好的匹配特性性能都十分重要。有關人士認為通訊系統(tǒng)和網(wǎng)絡基礎設備的市場已經(jīng)逐步發(fā)展起來，在未來的幾年內(nèi)，這些設備在全球的需求會有很大增長。輸入級采用MOS場效應晶體管，這樣使得輸入電阻可達到很高值，同時運用調(diào)制和解調(diào)技術形成自穩(wěn)運算放大器，使得輸入失調(diào)電壓和溫漂進一步降低。同時電路中還有短路保護模塊，可以有效防止過電流對電路造成損壞。了解各類集成運放的特點以及它們的各項技術指標，以方便在工作中能夠根據(jù)所要實現(xiàn)的功能要求正確地選用運算放大器。以雙極型晶體管為主的放大電路，只能滿足較低的性能要求。 隨著集成電路的發(fā)展，每一代的電子產(chǎn)品在硅晶片上集成越來越多器件，以實現(xiàn)越來越多的功能，集成規(guī)模越來越大的模擬電路。電壓型集成運算放大器是一種放大倍數(shù)很大的直接耦合放大器，目前在電子市場廣泛應用。較CMOS工藝，BiCOMS工藝的工藝流程相對比較復雜，但是以CMOS工藝為基礎的BiCMOS工藝不僅能夠很好的保證雙極型器件的高性能，而且這種工藝可以制造出高精度的電容和電阻。集成電路按制造工藝的不同可分為三種：雙極型工藝，MOS工藝和BiCMOS工藝。 the output monmode range is , the offset voltage of , smaller slew rate amplifier circuit design. Map out the territory of the amplifier, and through the DRC verification and LVS verification.Keywords: Amplifier, Circuit, Layout, Process目 錄第一章 緒論 1 集成運算放大器研究的目的和意義 1 集成運算放大器的發(fā)展與前景 2 本文的主要研究內(nèi)容 4第二章 CMOS運算放大器電路的理論知識 5 集成電路的設計流程 5 功能設計階段 5 設計描述和行為級驗證 5 邏輯綜合 5 門級驗證 6 布局和布線 6 CMOS運算放大器電路的特點 6 集成電路的特點 6 集成運