【正文】 本文引用了數(shù)位學(xué)者的研究文獻，如果沒有各位學(xué)者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作。尤其要強烈感謝我的論文指導(dǎo)老師—XXX老師，在每次設(shè)計遇到問題時老師不辭辛苦的講解才使得我的設(shè)計順利的進行。本文依據(jù)基本CMOS集成運算放大電路的設(shè)計指標及電路特點，繪制了基本電路圖，用Spectre進行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計指標所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標到版圖設(shè)計的優(yōu)化路徑。第二，需要對電路的制造過程非常熟悉——即對在工藝中如何制造每一個部件及如何用它們了如指掌。中間級是整個放大電路的主放大器，其作用是使集成運放具有較強的放大能力，多采用共射或共源放大電路，一般以恒流源作為負載。輸入級又稱為前置級，它往往是一個雙端輸入的高性能差分放大電路。第6章 總 結(jié)集成電路是一種將“路”和“管”緊密結(jié)合的器件，它以半導(dǎo)體單晶硅為芯片，采用專門的制造工藝，把晶體管，場效應(yīng)管，二極管，電阻和電容等元件及他們之間的連線所組成的完整電路制作在一起，使之具有特定的功能。共心技術(shù)對減少在集成電路中存在的熱或工藝的線性梯度影響非常有效。我們將每個管子一分為二，然后把他們按通過一共心點的對角線方向布置。差動放大器要求很好的對稱性和匹配性。例如，PMOS晶體管和NMOS晶體管的擴散區(qū)或有源區(qū)是同時被確定的。無論是在垂直方向還是再水平方向上都需要進行隔離，以此來避免個別電氣節(jié)點之間產(chǎn)生“短路”現(xiàn)象。 版圖設(shè)計在畫版圖之前，我們先回顧下版圖的分層與連接。當(dāng)然在Tool工具中還有很多別的工具，常用的象Composer—symbol、virtuoso—layout等，分別建立的是symbol、layout的視圖。Library部分有Name和Directory兩項，分別輸入要建立的Library的名稱和路徑。Cell可以是一個簡單的單元，像一個與非門，也可以是比較復(fù)雜的單元。表示后天工作。主要包括直流仿真、交流仿真和瞬態(tài)仿真。在100KHz以下CMRR是相當(dāng)大的。 測量轉(zhuǎn)換速率和建立時間的原理圖 測量擺率和建立時間的電路圖 擺率與建立時間 CMRR的頻率響應(yīng)測量差動放大器的一個重要特性就是其對共模擾動影響的抑制能力，實際上運算放大器即不能是完全對稱的，電流源的輸出阻抗也不可能是無窮大，因此共模輸入的變化會引起電壓的變化，Vout，Vin,cm是指共模輸出端和共模輸入端的交流小信號，而不是它們的直流偏置電壓。為了測量轉(zhuǎn)換速率和建立時間，將運算放大器輸出端與反相輸入端相連，輸出端接10pF電容，同相輸入端加高、低電平分別為+—，周期為10us無時間延遲的方波脈沖。沒有考慮制造時MOS管的失陪情況，因此仿真得到的PSRR都要比實際測量時好，因此在設(shè)計時要留有余量。增益66dB，增益指標未達到，單位增益帶寬僅有4GB左右。若采用高增益結(jié)構(gòu)，傳輸曲線的線性部分與放大器輸出電壓擺幅一致，通過RL的電流會對輸出電壓擺幅產(chǎn)生很大的影響。瞬態(tài)仿真則是反映出電路工作的現(xiàn)象，只有瞬態(tài)仿真通過，才能說明電路具備了相應(yīng)的能力。 小結(jié)本章介紹了CMOS運放的基本原理并對各個部分進行了簡單分析。相位補償電路由Cc構(gòu)成，Cc作為密勒補償電容。恒流源作放大器的負載時增益很高，輸出的動態(tài)范圍大。因此Av的增加受到Rc取值的限制。 兩級運算放大器原理簡單分析 兩級CMOS運算放大器的電路圖，M5, M8組成電流鏡，流過M1的電流與流過M2電流，同時M3，M4組成電流鏡結(jié)構(gòu)，如果M3和M4管對稱，那么相同的結(jié)構(gòu)使得在x，y兩點的電壓在Vin的共模輸入范圍內(nèi)不隨著Vin的變化而變化，為第二極放大器提供了恒定的電壓和電流。因為多一層管子就要至少多增加一個管子的過驅(qū)動電壓。多就足夠大了。如果該運放需要驅(qū)動低阻負載，則在第二級后面再接一個緩沖級，以降低輸出阻抗并增大輸出信號擺幅，偏置電路是給晶體管建立適當(dāng)?shù)撵o態(tài)工作點。差分跨導(dǎo)級構(gòu)成了運放的輸入級，有時還起從雙端差分輸入到單端輸出的變換作用。在進行上述加工步驟過程中我們通過光刻的方法，使得每一步驟只在硅片的某一限定區(qū)域內(nèi)進行。為便于檢查工藝質(zhì)量，版圖上要安排大量的測試圖形，此外，在MOS運放的設(shè)計中，對電路中對稱部分，如輸入差分放大器，在版圖上盡量對稱（包括尺寸、位置、方向等），以減小輸入失調(diào)。要盡量減小布線長度，特別是減小細連線的長度。對于硅柵MOS集成電路，由于已經(jīng)有了兩層（有時也叫一層半）布線，通常不再把避免或減小布線交叉作為重要的布線指標。例如，對于一定尺寸的管子或反相器，究竟畫成什么形狀，按什么方向安放，可有多種方式，不同做法將對于電路性能、芯片面積緊湊程度、連線長度等產(chǎn)生很大影響。版圖設(shè)計的一般要求如下：布局要合理。這些都違反了設(shè)計規(guī)則，在電路制作中將產(chǎn)生問題。而生產(chǎn)過程中的物理化學(xué)反應(yīng)和機器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。（a）所示，這是一個PMOS管版圖，它包含N阱、柵、P+有源區(qū)、P+襯底偏置和接觸孔5層，由大小不等的長方形和正方形組合而成。（6）引線孔 a. 淀積場SiO2層；b. 6掩膜版確定引線孔區(qū)。 CMOS制造工藝的基本流程以P阱硅柵CMOS制造工藝的基本流程為例 P阱硅柵CMOS制造工藝的基本流程（1）定義P阱a. 在N型硅襯底表面生長SiO2層；b. 1掩膜版：確定P阱區(qū)；c. P阱：硼離子注入；d. 阱區(qū)推進約4~6um阱深。 沉積與刻蝕器件的制造需要各種材料的沉積。在器件之間的區(qū)域，也可以生成一層稱為“場氧”的厚SiO2層，使后面的工序可以在其上制作互聯(lián)線。然后，將晶片放到腐蝕劑中去除“松軟”的光刻膠，從而暴露出其下方的硅表面。通過被精確控制的電子束將該圖形“寫”在透明玻璃“掩膜版”上。然后，晶片被拋光和化學(xué)腐蝕，以去除在切片過程中造成的表面損傷。這類單晶硅生長可以使用“切克勞斯基法”（Czochralski method）來實現(xiàn)：在熔融硅中侵入一塊單晶硅的籽晶，接著一邊旋轉(zhuǎn)籽晶一邊從熔融硅中逐漸地將籽晶拉出來。模擬電路設(shè)計師們認識到MOS電路的這一特點后，開始將模擬電路和數(shù)字電路設(shè)計在同意塊集成電路上，這方面已經(jīng)取得了巨大的成功。而且，今天的半導(dǎo)體技術(shù)要求工藝工程師和電路設(shè)計之間經(jīng)常地交流以熟悉相互的需要，因而必須對工藝的每一個規(guī)則有充分的了解。不同的工藝使用的層數(shù)不同，但都會包含制作NMOS管和PMOS管需要的各層，以及連接用的金屬層。這里我們只要知道集成電路是分層制造，器件具有多層的結(jié)構(gòu)。換句話說，起初只有一層硅片；然后把N阱制作在P襯底上，這就形成了第二層；把有源區(qū)注入N阱中，這就形成了第三層；而作為柵極下的氧化層，要在有源區(qū)上產(chǎn)生一層氧化物，這就形成了第四層；在氧化層上增加多晶硅柵，這就形成了第五層；最后把接觸孔打在MOS管各級上，通過金屬，使MOS管能和其他電路器件相連接，這就形成了第六層。在PMOS管結(jié)構(gòu)圖中，包含了P襯底、N阱、P+有源區(qū)、柵極下氧化層、多晶硅柵以及引出的G、D、S、B各級的接觸孔。不同的顏色圖案表示不同的層次，工藝廠商按照圖紙制造掩膜版，掩膜版的層數(shù)設(shè)計工藝步數(shù)和成本。 小結(jié)本小節(jié)主要介紹了CMOS運放的研究背景以及研究內(nèi)容，還介紹了模擬集成電路設(shè)計的基本流程。（4）第9周~第14周：根據(jù)從版圖中提取的參數(shù)，進行軟件仿真。（9）設(shè)計總結(jié)。（3）學(xué)習(xí)有關(guān)參考書籍，掌握有關(guān)設(shè)計、計算方法。將最后的測試結(jié)果和最初的電路指標進行比較，總結(jié)電路設(shè)計的結(jié)果。版圖完成之后，把數(shù)據(jù)交給晶片制造廠進行生產(chǎn)，一般需要經(jīng)過6至8周的時間，廠家會制造好電路，將芯片返回給設(shè)計者。再次是版圖的繪制。但是，這里的“設(shè)計”只是整個電路設(shè)計流程中的一步。這些要求包括：增益、電源電壓、功耗、帶寬、電路面積、噪聲、失真、輸入輸出動態(tài)范圍等。 電路設(shè)計流程一般完整的CMOS電路設(shè)計包括多個步驟，將它簡要分為4步。本論文主要分析CMOS集成運算放大各個部分的主要原理；完成對CMOS運放的設(shè)計，用Spectre進行仿真模擬，從模擬的結(jié)果中推導(dǎo)出各個參量和其決定因素之間的關(guān)系，從而確定出符合設(shè)計指標所的版圖幾何尺寸以及工藝參數(shù)，建立出從性能指標到版圖設(shè)計的優(yōu)化路徑。因此必須要對從版圖中提取出來的網(wǎng)表（其中包含著寄生元件）進行仿真，此過程稱為后仿真。DRC驗證是對電路的一些布局進行幾何空間的驗證從而保證廠家在工藝技術(shù)方面可以實現(xiàn)線路的連接；ERC驗證用來檢查電氣連接中的一些錯誤，像電源和地是否短路、器件是否懸空等等所制定的一些電特性。后端中在繪制完成版圖后最初要通過版圖的一些驗證，版圖的驗證包括版圖與電路原理圖的對比驗證（LVS。根據(jù)要求參數(shù)設(shè)計所需電路后，把原理圖輸入到設(shè)計環(huán)境中并對其進行電路仿真，也就是對元件尺寸的設(shè)計、電路的結(jié)構(gòu)、布局前電路及負載估計進行模擬。運算放大器的版圖設(shè)計，是模擬集成電路版圖設(shè)計的典型，利用Cadence對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標的參數(shù)加以修改并進行模擬，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案，其關(guān)鍵在于尋找目標與決定因素之間的關(guān)系。這些努力試圖創(chuàng)造一個“理想”的運算放大器，例如，高電壓增益，高輸入阻抗和低輸出阻抗。我們粗略地把運放定義為“高增益的差動放大器”。由于早期應(yīng)用于模擬計算機中，用以實現(xiàn)數(shù)字運算，故得名“運算放大器”。利用Spectre對設(shè)計初稿加以模擬，然后對不符合設(shè)計目標的參數(shù)加以修改，重復(fù)這一過程，最終得到優(yōu)化設(shè)計方案。運算放大器（簡稱運放）是許多混合信號系統(tǒng)和模擬系統(tǒng)中的一個組成部分。前段設(shè)計包括電路的設(shè)計、原理圖輸入和電路仿真；后端設(shè)計（又稱為物理設(shè)計）包括版圖的