【正文】 相應(yīng)的液晶顯示界面如圖 52，（ b）、（ c）、（ d）、（ e）、（ f）、（ g）分別表示遞增鋸齒波、遞減鋸齒波、三角波、階梯波、方波、正弦波 選擇界面。 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 36 5 多功能信號(hào)發(fā)生器軟件設(shè)計(jì) 單片機(jī)軟件設(shè)計(jì) 單片機(jī)主要負(fù)責(zé)向 CPLD 輸入信號(hào)、鍵盤(pán)掃描、液晶顯示、波形幅度控制，整體框圖如 圖 51 所示。 圖 417 電源電路 電路圖中各電容起著不同的作用：例如 C C12 為濾波電容； CC18 為取樣隔直電容； C C17 為相位補(bǔ)償電容， 作用是防止電路產(chǎn)生自激振蕩， 保證其穩(wěn)定性 ； C C1 C1 C16 為穩(wěn)定電容。為了克服這一缺點(diǎn)，本系統(tǒng)采用了松下公司推出的伺服穩(wěn)壓電路，如圖417 所示。但這些都掩蓋 不了它的優(yōu)勢(shì)：穩(wěn)定性高、紋波小、可靠性高、電路結(jié)構(gòu)簡(jiǎn)單、易做成多路。但缺點(diǎn)是相對(duì)于線性電源來(lái)說(shuō)紋波較大，且價(jià)格較高。不同的電源方案決定了整個(gè)系統(tǒng)的方案選擇和器件選擇。 表 41 分頻與占空比的調(diào)整 在 100 分頻下，遞增鋸齒波和遞減鋸齒波頻率約為 、三角波頻率約為 1kHz，方波頻率約為 2kHz，階梯波頻率約 為 31kHz。 416 撥碼開(kāi)關(guān)電路 以正弦波為例，當(dāng) 100 分頻時(shí)，正弦波的頻率約為 8kHz。 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 31 圖 414 CPLD最小系統(tǒng)板 圖 415 USB Blaster 圖中為 8 位的 撥碼開(kāi)關(guān)，第 8 位（ FC）代表調(diào)頻，撥通即可調(diào)頻，第7 位（ ZANKONG）代表調(diào)整方波的占空比，撥通即可調(diào)占空比。 板載 50MHz 的晶振，速率高。 CPLD最小系統(tǒng)設(shè)計(jì) 此次畢業(yè)設(shè)計(jì)核心器件是 CPLD 部分，它負(fù)責(zé) 生成 波形數(shù)據(jù)， 波形數(shù)據(jù)經(jīng)過(guò) DAC0832 然后再通過(guò) OP07 生成最后的模擬信號(hào)，所以它 設(shè)計(jì) 好壞關(guān)系整個(gè)設(shè)計(jì)的成敗，也是這次設(shè)計(jì)最難的部分。將頻點(diǎn)置于 3dB 頻點(diǎn)附近，改變電阻的值，使頻點(diǎn)分別對(duì)應(yīng)與四個(gè)截止頻率，如圖 413 所示。 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 29 低通濾波器仿真設(shè)計(jì) 二階巴特沃思低通濾波器的截止頻率為 3dB 頻點(diǎn)（即半功率點(diǎn)） ，選取 C=10nF， R4=R3=R，將濾波截止頻率分為 200Hz、 1kHz、 30kHz、100kHz 四檔。運(yùn)放構(gòu)成同相比例放大器，其輸出增益為 iVV0 =1+1RRf （ 43） 其中 0V 為輸出， iV 為輸入 ，若 fR = 1R ，則輸入信號(hào)被放大了一倍；若fR 1R ，則增益近似為 1。橢圓函數(shù)濾波器不僅通帶內(nèi)有起伏，阻帶內(nèi)也有起伏，而且過(guò)渡帶陡峭。 低通濾波器選擇 一般用一個(gè)可實(shí)現(xiàn)的衰減特性來(lái)逼近理想特性，且使衰減的變化處在所規(guī)定的容限之內(nèi)，根據(jù)不同的逼近原則、不同的衰減特性，選擇不同響河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 27 應(yīng)的濾波器。只要用一截止頻率等于原始信號(hào)的頻譜中最高頻率的低通濾波器，濾除高頻分量，經(jīng)濾波 后得到的信號(hào)包含了原始信號(hào)頻譜的全部?jī)?nèi)容，故在低通濾波器輸出端可以得到恢復(fù)后的原始信號(hào)。 當(dāng) DI0 到 DI7 為“ 00000000”時(shí)，輸出電壓為 0V，當(dāng) DI0 到 DI7 為“ 11111111”時(shí)，輸出最大電壓 。這個(gè) 轉(zhuǎn)換就是通過(guò)運(yùn)算放大器及外圍電路來(lái)實(shí)現(xiàn)。其內(nèi)部結(jié)構(gòu)如圖 46 所示： 圖 46 DAC0832內(nèi)部結(jié)構(gòu) 幅度控制電路分析 因?yàn)椴ㄐ伟l(fā)生器的各種信號(hào)都需要調(diào) 節(jié)幅度，因此 專門(mén)設(shè)計(jì)此幅度控制電路，由于在最后波形生成用的是 DAC0832，所以只要控制波形生成模塊中的 DAC0832 的參考電壓就可以調(diào)整幅度。 AGND— 模擬地。該電壓可正可負(fù)，范圍為－ 10V～+10V。 Rfb— 反饋電阻端。 Iout1— 電流輸出“ 1”；當(dāng)數(shù)據(jù)為全 1 時(shí)，輸出電流最大；為全 0 時(shí)輸出電流最小。 /WR1— 第 1 寫(xiě)信號(hào)（輸入），低電平有效。 /CS— 片選信號(hào)（輸入），低電平有效。為 20 腳雙列直插式封裝結(jié)構(gòu)。 相應(yīng)的電路如下圖 43 所示 。 鍵盤(pán)中有 10 個(gè)按鍵 ， K1 到 K6 分別代表遞增鋸齒波、遞減鋸齒波 、三角波、階梯波、方波、正弦波，按下相應(yīng)的按鍵，多功能信號(hào)發(fā)生器就會(huì)產(chǎn)生不同的波形。如果沒(méi)有檢測(cè)到按鍵，就另 L4 為低電平 ，去檢測(cè) L5，對(duì)應(yīng)于 K10。 值得注意的是 P0口需要添加上拉電阻， 電路 使用 ，在某些串口通信中，如 51 和 GPS 模塊進(jìn)行串口通信，時(shí)必須使用這樣的晶振， 12MHz的晶振調(diào)成某些波特率會(huì)有誤差，所 以使用串口通信時(shí)最好使用 的晶振。 在這里主要用于 STC 單片機(jī)下載程序，因?yàn)?STC 單片機(jī)出廠時(shí)都自帶 ISP 系統(tǒng)引導(dǎo)碼，所以使用起來(lái)比 AT 系列的單片機(jī)方便，不必使用并口下載，而且現(xiàn)在大部分電腦沒(méi)有并口。 單片機(jī) 最小系統(tǒng) 單片機(jī) 最小系統(tǒng) 負(fù)責(zé)鍵盤(pán)的輸入 掃描， 對(duì)不同鍵值進(jìn)行處理，并給CPLD 不同的數(shù)據(jù)信號(hào)，同時(shí)使用 LCD 進(jìn)行相應(yīng)的顯示 。 （ 10） 共 3 個(gè) 16 位定時(shí)器 /計(jì)數(shù)器，兼容普通 MCS51 單片機(jī)的定時(shí)器，其中定時(shí)器 T0 還可以當(dāng)成 2 個(gè) 8 位定時(shí)器使用。 （ 6） 通用 I/O 口（ 32 個(gè)），復(fù)位后為： P P P P4 是弱上拉 /準(zhǔn)雙向口（與普通 MCS51 I/O 口功能一樣）； P0 口是開(kāi)漏輸出口，作為總線擴(kuò)展時(shí)用，不用加上拉電阻； P0 口作為 I/O 口用時(shí)，需加上拉電阻。 （ 2） 工作電壓： ～ 。 ③ 掉電模式可由外部中斷喚醒 。 ② 如選 6 時(shí)鐘 /機(jī)器周期 ，外部時(shí)鐘頻率可降一半 。 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 18 ② 輕松過(guò) 2kV/4kV快速脈沖干擾 。 此次 畢業(yè)設(shè)計(jì)整體圖 見(jiàn)附錄（ A1） 所示 ， 其中 CPLD 接口電路中的綠色方框代表 CPLD 電路部分 請(qǐng)見(jiàn) 附錄（ A2）。其中單片機(jī)電路又包括單片機(jī) 最小系統(tǒng) 、按鍵電路、顯示電路、幅度控制電路 、波形生成電路、低通濾波電路。不得不轉(zhuǎn)向語(yǔ)言的學(xué)習(xí) ,分別學(xué)習(xí)了 Verilog HDL 和VHDL，這才發(fā)現(xiàn)語(yǔ)言的魅力，幾個(gè)簡(jiǎn)單的語(yǔ)句就可以輕輕松松搞定很多電路， 而且方便移 植，真正是恍然大悟，當(dāng)然可能還有許多更好的功能等著我去發(fā)現(xiàn) 。當(dāng)時(shí)就想如果建立大一點(diǎn)的電路難道還是這樣嗎， 覺(jué)得 很麻煩。 至于開(kāi)發(fā)環(huán)境，因人而異，掌握一個(gè)開(kāi)發(fā)環(huán)境，會(huì)很快的掌握另外一個(gè)相似的環(huán)境，就是個(gè)適應(yīng)的過(guò)程。比如課程設(shè)計(jì)我設(shè)計(jì)的是數(shù)字溫度計(jì)，但是由于編程思想的不同，我編寫(xiě)出來(lái)的程序代碼量是另一個(gè)同學(xué)編寫(xiě)程序代 碼量的 2 倍，甚至更多，但是實(shí)現(xiàn)的功能大同小異，很顯然在單片機(jī)中運(yùn)行我的程序運(yùn)行效率肯定很低。對(duì)于有些模河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 15 塊已經(jīng)被申請(qǐng) 知識(shí)產(chǎn)權(quán)保護(hù)，即所謂的 IP（ Intellectual Property Core）內(nèi)核。所以要想掌握一門(mén)語(yǔ)言，必須實(shí)踐實(shí)踐再 實(shí)踐。無(wú)論你 C 語(yǔ)言多么優(yōu)秀，但是要你直接在 KEIL 里面編 51 單片機(jī)程序，還是有難度的，因?yàn)?C51 和 C語(yǔ)言還是有些地方不同的，不過(guò)它可以加速你的學(xué)習(xí)過(guò)程。另外，VHDL 語(yǔ)言中的“元件”時(shí)數(shù)字電路硬件結(jié)構(gòu) — “黒盒”或稱“模塊”的抽象。由于這種差別，在學(xué)習(xí)時(shí)要注意電路設(shè)計(jì)的合理性。這里所說(shuō)的執(zhí)行過(guò)程，只是綜合器對(duì)代碼分析的過(guò)程或模擬器仿真的過(guò)程。并發(fā)性主要體現(xiàn)在它的執(zhí)行次序上與所有的并行語(yǔ)句同時(shí)執(zhí)行的，與書(shū)寫(xiě)順序無(wú)關(guān)，如同一電路系統(tǒng)中所有模塊同時(shí)工作一樣。無(wú)論 CPU譯碼處理多強(qiáng)大、計(jì)算機(jī)速度多塊，執(zhí)行一個(gè)語(yǔ)句或一個(gè)程序段需要一定的時(shí) 間 ，更大的程序代碼往往也意味著消耗更長(zhǎng)的時(shí)間。 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 13 ③ VHDL 在諸多語(yǔ)言要素上也與 C 語(yǔ)言類似。 VHDL 中的大部分語(yǔ)句如變量賦值語(yǔ)句、 IF 語(yǔ)句、 CASE 語(yǔ)句、 LOOP 語(yǔ)句、 NEXT 語(yǔ)句和過(guò)程調(diào)用語(yǔ)句等，在 C 語(yǔ)言中均有類似的含義和語(yǔ)法形式。相對(duì)于 Verilog HDL 語(yǔ)言來(lái)說(shuō)， VHDL語(yǔ)言更加嚴(yán)謹(jǐn)，更加規(guī)范，缺點(diǎn)就是代碼量比較大，其實(shí)兩者各有優(yōu)缺點(diǎn)，視具體情況而定。 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 12 開(kāi)發(fā)語(yǔ)言 及開(kāi)發(fā)環(huán)境 的 選擇 其實(shí)兩 種語(yǔ)言的差別并不大， 它們 的描述能力也是類似的。 Verilog HDL 可以用來(lái)進(jìn)行各 種層次的邏輯設(shè)計(jì)，也可以進(jìn)行 數(shù)字系統(tǒng) 的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。 VHDL 語(yǔ)言還有很多特點(diǎn)，具體可以參考相關(guān)的 VHDL 書(shū)籍 或上網(wǎng) ，非常容易找到。因此 ,VHDL 語(yǔ)言在 CPLD/FPGA 的應(yīng)用方面較為廣泛，一個(gè)復(fù)雜的問(wèn)題， VHDL 語(yǔ)言可以用比較少的篇幅描述清楚。 1995 年，我國(guó)國(guó)家技術(shù)監(jiān)督局制定規(guī)范推薦 VHDL 作為我國(guó)電子設(shè)計(jì)自動(dòng)化硬件語(yǔ)言的國(guó)家規(guī)范。它誕生于1982 年美國(guó)國(guó)防部提出的超高速集成電路計(jì)劃，其目的是 在各個(gè)承擔(dān)國(guó)防部訂貨的集成電路廠商之間建立一個(gè)統(tǒng)一的設(shè)計(jì)數(shù)據(jù)和文檔交換格式。當(dāng)然還有許多其他類型的器件，如： Lattice、 Vantis、 Actel、 Quicklogic、 Lucent 等。 這就好比單片機(jī)中的 PIC 系列，雖然資源不多，但是穩(wěn)定性可靠，廣泛應(yīng)用于工業(yè)領(lǐng)域。成立于 1985 年美國(guó)紐約，之前的 20 年里，一直效力于美國(guó)軍工和航空領(lǐng)域，并禁止對(duì)外出售。該技術(shù) 指電路板上的空白器件可以編程寫(xiě)入最終用戶代碼，而不需要從電路板上取下器件，已經(jīng)編程的器件也可以用 ISP 方式擦除或再編程。 Xilinx： FPGA（ Field Programmable Gate Array）發(fā)明者，可編程邏輯器件最大的供應(yīng)商之一。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng) 。 可編程邏輯器件的工作能力使它在需要高速工作的場(chǎng)合非常適用。 方案三： 利用可編程邏輯器件實(shí)現(xiàn) DDS 信號(hào)產(chǎn)生器 DDS 技術(shù)的實(shí)現(xiàn)依賴于高速、高 性能的數(shù)字器件。由于微處理器工作的順序性，因此這時(shí)的相位 累加頻率將比微處理器的時(shí)鐘頻率低得多。如果使用的微處理器數(shù)據(jù)位數(shù)低于相位累加器的位數(shù)，這時(shí)可以通過(guò)多次運(yùn)算來(lái)完成相位累加。 方案二： 利用微處理器實(shí)現(xiàn) DDS 信號(hào)產(chǎn)生器 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 7 在參考時(shí)鐘的作用下，微處理器 先 進(jìn)行 相位 累加， 再?gòu)臄?shù)據(jù)表中讀出相位累加器輸出相位值對(duì)應(yīng)的幅度數(shù)據(jù)，再通過(guò)數(shù)字 /模擬轉(zhuǎn)換器將該數(shù)據(jù)轉(zhuǎn)換成所需的模擬信號(hào)波形輸出。 采樣 量化 存儲(chǔ) 恢復(fù) 模擬信號(hào)輸入 輸出 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 6 圖 22 AD9850的功能方框圖 AD9850 的頻率控制字為 32 位；相位控制字 5 位；時(shí)鐘最高頻率為125MHz，此時(shí)最高輸出頻率為 。 相對(duì)于其他信號(hào)波形產(chǎn)生技術(shù) ， DDS 技術(shù)具有輸出信號(hào)采樣頻率固定、全數(shù)字化、易于控制、可編程、輸出相位連續(xù)和信號(hào)頻率轉(zhuǎn)換時(shí)間短等特點(diǎn)。 DDS 技術(shù)建立在 Nyguist時(shí)域 采樣定理的基礎(chǔ)上， 它首先對(duì)需要產(chǎn)生的信號(hào)波形進(jìn)行采樣和量化，然后存入存儲(chǔ)器作為待產(chǎn)生信號(hào)波形的數(shù)據(jù)表。在產(chǎn)生一個(gè)正弦函數(shù)值得過(guò)程中增加一句空操作指令 NOP 可以實(shí)現(xiàn) 1μ s 的最小延遲時(shí)，這時(shí)系統(tǒng)產(chǎn)生一個(gè)正弦函數(shù)值則 需要 15μ s。這種方法的缺點(diǎn)是輸出信號(hào) 的 頻率 較低，輸出信號(hào)頻率的調(diào)整精度也較低。工作時(shí)，利用 微 處理器把這些波形數(shù)據(jù)送到數(shù)字 /模擬轉(zhuǎn)換器就能夠獲得 所需要的波形。 如果既要求信號(hào)產(chǎn)生器的工作頻率穩(wěn)定，又要求能夠通過(guò)調(diào)整電路參數(shù)的方法來(lái)調(diào)整工作頻率，傳統(tǒng)的方法為采用基于鎖相環(huán)（ Phase Locked Loop， PLL） 技術(shù)和 非線性器件頻率變換技術(shù) 的頻率合成器 ，但是這種頻率合成器的電路結(jié)構(gòu) 非常復(fù)雜。如果頻率選擇電路中電感、電容、或者電阻使用可調(diào)電感、可調(diào)電容或者電位器來(lái)代替，通過(guò)調(diào)整這些可調(diào)器件，正弦信號(hào)產(chǎn)生器的工作頻率 可以方便的調(diào)整。 河南理工大學(xué)畢業(yè)設(shè)計(jì) (論文 )說(shuō)明書(shū) 3 2 信號(hào)發(fā)生器設(shè)計(jì)方案 傳統(tǒng)的信號(hào)發(fā)生器設(shè)計(jì)方 案 在現(xiàn)代電子系統(tǒng)中，經(jīng)常需要產(chǎn)生穩(wěn)定的重復(fù)信號(hào)，例如，模擬電路中的正弦波 信 號(hào)或者數(shù)字電路中的方波信號(hào)。 （ 3） 制作高精 度多功能電源，可以產(chǎn)生正負(fù) 12V電壓、正 10V電壓、正5V電壓。 目前大部分信號(hào)發(fā)生器的 設(shè)計(jì)是以微控制器為核心進(jìn)行的，它與純硬件設(shè)計(jì)的信號(hào)發(fā)生器相比，具有高速、高精度、高可靠性、操作方便、價(jià)格便宜、智能化等特點(diǎn)。 那么，對(duì)于我們來(lái)說(shuō)，信號(hào)發(fā)生器的設(shè)計(jì)是讓我們掌握并鞏固所學(xué)的知識(shí)，提高自己動(dòng)手能力的一個(gè)重要的途徑。 信號(hào)發(fā)生器它 最原始的功能是能夠產(chǎn)生多種波形，如方波、三角波、正弦波、鋸齒波 等。 關(guān)鍵詞： 多功能信號(hào) 發(fā)生器 ； EDA；復(fù)雜可編程邏輯器件 ； DDS； VHD