【正文】 最近，VHDL及Verilog HDL的發(fā)展協(xié)會，為提供更一般化的電路描述，已制定了能夠同時描述數(shù)字及模擬混合電路的描述語法（注4），相信支持其語法的相關EDA工具，應該能在近期面市。最后，非常幸運的您完成了這項驗證工作，便可以signoff，等著您的ASIC vendor交貨了。也就是說，您可能需要回到最原始的步驟：修改HDL設計描述，重新再跑一次相同的流程。R工具便接著完成各模塊方塊內(nèi)邏輯閘的放置與繞線。 6. 配置與繞線（Place and Routing） 這里包含了三項主要的工作：平面規(guī)劃（floor planning）、配置（placement）及繞線（routing）。 這里出現(xiàn)兩個新的名詞：VITAL（VHDL Initiative Toward ASIC Library）、library及Verilog library；兩者均可視為先前所提及的cell library當中的timing model。 此外，由于一般合成器的最佳化算法則，都只能達到區(qū)域性最佳化（local optima）；因此，對于過分刁鉆的語法描述，將影響合成器在最佳化過程的執(zhí)行時間。最常見的三個限制條件（注3）有：操作速度、邏輯閘數(shù)及功率消耗。 routing model，描述各邏輯閘在進行繞線時的限制，作為繞線工具的參考資料。 cell schematic，用于電路合成，以便產(chǎn)生邏輯電路的網(wǎng)絡列表（netlist）。 （Logic synthesis） 確定設計描述之功能無誤之后，便可藉由合成器（synthesizer）進行電路合成。取而代之的是，使用單一延遲（unit delay）的數(shù)學模型，來粗略估測電路的邏輯行為；雖然如此無法獲得精確的結果，但其所提供的信息，已足夠作為工程師，針對電路功能的設計除錯之用。效能如何筆者不敢斷言，但它能依使用者決定，整合慣用之其它EDA工具的特點，倒是滿吸引人的地方。這種一層層分割模塊的設計技巧，便是一般所謂的階層式設計（hierarchical design）；這與早期直接以繪制閘級電路進行設計的時代，所使用的技巧是相類似的。在這方面，目前已有廠商提供系統(tǒng)級仿真器（system level simulator），為系統(tǒng)設計提供不錯的解決方案；透過此類仿真器，工程師們可以預估系統(tǒng)的執(zhí)行效能，并可以最佳化的考量，決定軟件模塊及硬件模塊該如何劃分。R）工具；除了Pamp。因此，若缺少了這些EDA工具，硬件描述語言的剩余價值，也只不過是一種系統(tǒng)規(guī)劃工具，或是技術文件格式而已。這樣，電路輸入端的實際信號不僅有信號源直接提供的信號， 還有輸出端反饋回輸入端的反饋信號。這種放大器叫做開環(huán)放大器或基本放大器。如在USB接口上，靠USB PORT端 的D+和D上串一個小電阻，如10歐姆。在信號接收終端并一個小電阻，沒有公式的理論： 若信號接收端的輸入阻抗很大，所以并接一個51歐姆的電阻，電阻另一端接參考地，以抑制信號終端反射。高速信號線頻率要到多少才算高速呢？嚴格來講，當高速電路中，信號在傳輸介質上的傳輸時間大于信號上升沿或者下降沿的1/4時，該傳輸介質就需要阻抗匹配。如果脈沖是5mA ，那么過了30ohm后就是5v左右了。同樣場合有的串，有的不串。（pcb圖里，主芯片周圍的那些焊盤，大部分是47歐姆的電阻）下圖是圖一的PCB布線，主芯片周圍的那些焊盤，大部分是22歐姆的電阻。其他例子（GX版的SKJ2405)：鑒于該板SDRAM控制信號SCLK有40M66MHz左右，加上導線又長，所以這個22歐的端接電阻不可缺少，其余一些控制線雖然沒有如此高的頻率，但加上也馬馬虎虎，反正不至于出問題。端接方式分并行和串行兩大類，各有優(yōu)勢。 當傳輸線線長(源端信號的上升時間/傳輸線上每單位長度的帶載傳輸延遲的兩倍)時，需要使用端接匹配技術。此時，對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(SI)問題就必須考慮了。剛才忽然想到這個事情，這里提出兩個很多人可能也很好奇的問題：1，什么情況下需要這個電阻；2，阻值如何確定C在這里相當于，Cj與f0成反比關系。即：V反增大、Cj變小、V反減小、Cj變大。直流控制電壓具體是如何去控制VCO的頻率呢？這里通過一個簡單的電路來證明控制過程。VCO振蕩頻率取樣信號送入分頻器完成N次分頻后，得到一個與基準頻率相位不同，但頻率和幅度都相同的一個頻。①頻率相同。注：SYNEN、SYNCLK、SYNDATA來自CPU控制分頻器，對本振信號進行N次分頻）?；鶞暑l率信號和壓控振蕩器輸出的取樣頻率在其內(nèi)部進行相位比較，輸出誤差電壓。它在手機電路中的作用是控制壓控振蕩器輸出的頻率，相位與基準信號的頻率，相位保持同步。頻率合成的基本方法有三種：第一種直接頻率合成；第二種鎖相頻率合成(PLL)；第三種直接數(shù)字頻率合成(DDS)。Altera公司的Stratix II系列芯片采用內(nèi)嵌的DSP核，但是其DSP核的計算速度比現(xiàn)在業(yè)界上最快的DSP芯片還要快幾個數(shù)量級晶體振蕩器、鑒相器、壓控振蕩器、濾波電路鎖相壞電路是一種用來消除頻率誤差為目的反饋控制電路，目前市場銷售的手機基本上都是采用這種電路來控制射頻電路中的壓控振蕩器。 現(xiàn)在也有將ARM核嵌入到FPGA里面的，比如Altera公司的Nois核。因此，F(xiàn)PGA的使用非常靈活。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用?！　∧壳癋PGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等?！　?）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。CPLD為ASIC和FPGA設計人員提供了一種很好的替代方案，可讓他們以更簡單、方便易用的結構實現(xiàn)其設計。這就為設計人員提供了“放大”設計的便利，而無須更改板上的引腳輸出。很多設計人員偏愛CPLD是因為它簡單易用和高速的優(yōu)點。如果將少量的邏輯緊密排列在一起，F(xiàn)PGA的速度相當快。粗粒CPLD結構的優(yōu)點CPLD是粗粒結構，這意味著進出器件的路徑經(jīng)過較少的開關，相應地延遲也小。 時序模型簡單CPLD優(yōu)于其它可編程結構之處在于它具有簡單且可預測的時序模型。 每個邏輯群有8個邏輯模塊，所有邏輯群都連接到同一個可編程互聯(lián)矩陣。 因為每個宏單元用了16個乘積項，因此設計人員可部署大量的組合邏輯而不用增加額外的路徑。 CPLD之所以稱作粗粒，是因為，與路由數(shù)量相比，邏輯群要大得到。CPLD的路由是連接在一起的，而FPGA的路由是分割開的。這為系統(tǒng)設計人員帶來很大的方便，因為在標準尚未完全成熟之前他們就可以著手進行硬件設計，然后再修改代碼以滿足最終標準的要求。CPLD在本質上很靈活、時序簡單、路由性能極好，用戶可以改變他們的設計同時保持引腳輸出不變。許多設計人員已經(jīng)感受到CPLD容易使用、時序可預測和速度高等優(yōu)點，然而，在過去由于受到CPLD密度的限制，他們只好轉向FPGA和ASIC。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯(lián)是集總式的。 5）、CPLD比FPGA使用起來更方便。 3）、在編程上FPGA比CPLD具有更大的靈活性。CPLD是復雜可變成邏輯器件的簡稱。 FPGA／CPLD軟件包中有各種輸入工具和仿真工具，及版圖設計工具和編程器等全線產(chǎn)品，電路設計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。所以， FPGA／CPLD的資金投入小，節(jié)省了許多潛在的花費。 FPGA／CPLD芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點之外，還具有以下幾個優(yōu)點： 這樣的FPGA／CPLD實際上就是一個子系統(tǒng)部件。動態(tài)RAM有快速頁模式DRAM（fast page mode DRAM, FPM DRAM）、擴充數(shù)據(jù)輸出RAM（extended data output RAM, EDORAM）、同步DRAM（synchronous DRAM, SDRAM）、Rambus公司推出的RDRAM（Rambus DRAM）、Intel公司推出的DRDRAM（direct Rambus DRAM）等。NVRAM多用于掉電保護和保存存儲系統(tǒng)中的重要信息。在微機系統(tǒng)中，DRAM常被用做內(nèi)存（即內(nèi)存條）。在微機系統(tǒng)中，SRAM常用做小容量的高速緩沖存儲器。目前，F(xiàn)lash在微機系統(tǒng)、尋呼機系統(tǒng)、嵌入式系統(tǒng)和智能儀器儀表等領域得到了廣泛的應用。與EEPROM的主要區(qū)別是：EEPROM是按字節(jié)擦寫，速度慢；而閃存是按塊擦寫，速度快，一般在65～170ns之間。它能像RAM那樣隨機地進行改寫，又能像ROM那樣在掉電的情況下使所保存的信息不丟失，即E2PROM兼有RAM和ROM的雙重功能特點。EPROM芯片的上方有一個石英玻璃窗口，當需要改寫時，將它放在紫外線燈光下照射約15～20分鐘便可擦除信息，使所有的擦除單元恢復到初始狀態(tài)“1”，又可以編程寫入新的內(nèi)容。它的編程邏輯器件靠存儲單元中熔絲的斷開與接通來表示存儲的信息：當熔絲被燒斷時，表示信息“0”；當熔絲接通時，表示信息“1”。 （1）ROM的類型 　　根據(jù)不同的編程寫入方式，ROM分為以下幾種。2．按存取方式分類 　　半導體存儲器可分為只讀存儲器（ROM）和隨機存取存儲器（RAM）兩大類。該類存儲器有多種制造工藝，如NMOS, HMOS, CMOS, CHMOS等，可用來制造多種半導體存儲器件，如靜態(tài)RAM、動態(tài)RAM、EPROM等。1．按制造工藝分類 半導體存儲器可以分為雙極型和金屬氧化物半導體型兩類。同時，又能使交流信號順利的從前一級傳給后一級，同時能完成這一任務的方法就是采用電容傳輸或變壓器傳輸來實現(xiàn)。電容耦合的作用是將交流信號從前一級傳到下一級。 我們經(jīng)常可以看到，在電源和地之間連接著去耦電容，它有三個方面的作用：一是作為本集成電路的蓄能電容；二是濾除該器件產(chǎn)生的高頻噪聲，切斷其通過供電回路進行傳播的通路；三是防止電源攜帶的噪聲對電路構成干擾。 去耦：去除在器件切換時從高頻器件進入到配電網(wǎng)絡中的RF能量。 這也是為什么很多電路板在高頻器件VCC管腳處放置小電容的原因之一（在vcc引腳上通常并聯(lián)一個去藕電容，這樣交流分量就從這個電容接地。而實際上，芯片附近的電容還有蓄能的作用，這是第二位的。使輸出的直流更平滑。耦合電容的作用是將信號由前級電路傳送到后級電路，同時還具有隔離直流及頻率相對比較低的信號作用。一般來說，封裝大的器件會比較便宜，小封裝的器件因為加工進度要高一點，有可能會貴一點，然后封裝大的電容耐壓值會比封裝小的同容量電容耐壓值高，這些都是要根據(jù)你實際的需要來選擇的，另外，小封裝的元器件對貼裝要求會高一點，比如 SMT機器的精度。請問怎么選擇這些封裝?答：貼片的封裝主要有：0201 1/20W 0402 1/16W 0603 1/10W 0805 1/8W 1206 1/4W 電容電阻外形尺寸與封裝的對應關系是: 0402= 0603= 0805= 1206= 1210= 1812= 2225=電容本身的大小與封裝形式無關，封裝與標稱功率有關。 這種電容則是有“”標記的一端為負。 真服了這種‘下賤’的表示方法，同樣是電解電容，鉭電解雖然昂貴一點，也不能搞特殊啊！無極性電容以0800603兩類封裝最為常見；0805具體尺寸：1206具體尺寸：貼片電容以鉭電容為多，根據(jù)其耐壓不同，又可分為A、B、C、D四個系列，具體分類如下：類型 封裝形式 耐壓A 3216 10VB 3528 16VC 6032 25VD 7343 35V貼片鉭電容的封裝是分為A型（3216），B型（3528）， C型（6032）， D型（7343），E型（7845）。 之前在復位電路總是不正常，查來查去，是復位的鉭電解極性接反了！”容量精度在5％左右，但選用這種材質只能做容量較小的，常規(guī)100PF 以下，100PF1000PF 也能生產(chǎn)但價格較高X7R 此種材質比NPO 穩(wěn)定性差，但容量做的比NPO 的材料要高，容量精度在10％左右。例風華系列的貼片電容的命名：0805CG102J500NT0805：是指該貼片電容的尺寸套小，是用英寸來表示的08 英寸、05 英寸 1000mil=1英寸＝CG ：是表示做這種電容要求用的材質，這個材質一般適合于做小于10000PF 以下的電容，102 ：是指電容容量，前面兩位是有效數(shù)字、后面的2 表示有多少個零102＝10102 也就是＝1000PFJ ：是要求電容的容量值達到的誤差精度為5％，介質材料和誤差精度是配對的500 ：是要求電容承受的耐壓為50V 同樣500 前面兩位是有效數(shù)字，后面是指有多少個零。 ≤3035 7690 177。 ≤1812 4532 177。 177。 177。 177。0805 2012 177。 177。國際上以ABB、諾基亞、施耐德、西門子為代表，國內(nèi)以溫州清華電子、山大華天、哈工大、西安賽博、綠波杰能為代表。 應用場合對比分析　　，無源濾波則無此限制； 　　，不能或很少提供無功功率補償，因為要占容量；而無源濾波則同時提供無功功率補償。 頻率變化的影響　　無源濾波器諧振點偏移，效果降低；有源濾波器不受影響。 　　經(jīng)過半個世紀的發(fā)展，我國濾波器在研制、生產(chǎn)和應用等方面已納入國際發(fā)展步伐，但由于缺少專門研制機構，集成工藝和材料工業(yè)跟不上來，使得我國許多新型濾波器的研制應用與國際發(fā)展有一段距離。 　　、80年代，致力于各類新型濾波器的研究，努力提高性能并逐漸擴大應用范圍。 無源濾波器的發(fā)展歷程　　、1917年美國和德國科學家分別發(fā)明