基于fpga的電子琴設(shè)計(jì)課程設(shè)計(jì)-wenkub.com
2025-06-15 17:10 本頁(yè)面
【正文】 end one。 when others =D1=conv_std_logic_vector(0,4)。 when 1834 = D1=conv_std_logic_vector(2,4)。 when 1779 = D1=conv_std_logic_vector(2,4)。 when 1728 = D1=conv_std_logic_vector(2,4)。 when 1667 = D1=conv_std_logic_vector(1,4)。 when 1569 = D1=conv_std_logic_vector(1,4)。 when 1478 = D1=conv_std_logic_vector(1,4)。 when 1342 = D1=conv_std_logic_vector(1,4)。 when 1195 = D1=conv_std_logic_vector(0,4)。 when 973 = D1=conv_std_logic_vector(0,4)。 when 770 = D1=conv_std_logic_vector(0,4)。 D0:out std_logic_vector(3 downto 0))。use 。 u1:rom port map(address = counter,q=tone,inclock=clk)。 end if。 when 26 = Toneindex=conv_std_logic_vector(1834,11)。 when 22 = Toneindex=conv_std_logic_vector(1728,11)。 when 15 = Toneindex=conv_std_logic_vector(1569,11)。 when 11 = Toneindex=conv_std_logic_vector(1342,11)。 when 4 = Toneindex=conv_std_logic_vector(973,11)。 then Toneindex=conv_std_logic_vector(2047,11)。decoder:process(tone)從rom取出數(shù)據(jù)進(jìn)行譯碼，作為下一級(jí)的輸入 begin if auto = 39。 when others=null。if counter(8)= 39。039。 then counter=011111111。end if。) then case temp is when 00= counter = counter+1。 back。 聲明ROM模塊signal counter: std_logic_vector(8 downto 0)。architecture one of notetabs is ponent rom port(address : in std_logic_vector(8 downto 0)。USE 。end。譯碼，Toneindex為分頻器的初值 else Toneindex =ZZZZZZZZZZZ。 when 27 = Toneindex=conv_std_logic_vector(1857,11)。 when 23 = Toneindex=conv_std_logic_vector(1763,11)。 when 16 = Toneindex=conv_std_logic_vector(1621,11)。 when 12 = Toneindex=conv_std_logic_vector(1409,11)。 when 5 = Toneindex=conv_std_logic_vector(1090,11)。判斷暫停，阻止暫停時(shí)的噪聲 else case conv_integer(tone) is when 1 = Toneindex=conv_std_logic_vector(612,11)。139。判斷最高位，決定切換歌曲以及歌曲的循環(huán) end case。039。 then counter=100000000。end if。 when 01= counter = counter1。if counter(8)= 39。輸入狀態(tài) if (clk39。地址發(fā)生器，512位signal tone :std_logic_vector(4 downto 0)。 inclock : in std_logic。entity notetabs is port( clk,auto,back,song,pause: in std_logic。自動(dòng)演奏模塊library ieee。 end if。139。 then t := not t。 P2: process(full) variable t : std_logic。039。 D被同步預(yù)置給計(jì)數(shù)器t8 full = 39。 begin if clk39。 輸入控制端 fout : out std_logic )。 實(shí)際即是一個(gè)2位的數(shù)控分頻器use 。高阻態(tài)輸出 end if。code=1110。code=1100。code=1010。code=1000。code=0110。code=0100。code=0010。code=0000。END ENTITY。為增加易讀性，用到了conv_std_logic_vector函數(shù)ENTITY ToneData IS PORT( key_in: IN STD_LOGIC_VECTOR(7 downto 0)。參考文獻(xiàn)[1] 譚會(huì)生. EDA技術(shù)綜合應(yīng)用實(shí)例與分析. [2] 潘松. 王國(guó)棟．VHDL實(shí)用教程［M］．四川：電子科學(xué)大學(xué)出版社. 2001[3] 江國(guó)強(qiáng). EDA技術(shù)與應(yīng)用[M]. 北京：電子工業(yè)出版社. 2005[4] 楊國(guó)慶. 基于FPGA的樂曲演奏器片系統(tǒng)的分析[J].. 19期[5] 褚振勇. 翁木云．FPGA設(shè)計(jì)及應(yīng)用[M]. 西安：西安電子科技大學(xué)出版社. 2002[6] 曹昕燕. . EDA技術(shù)與課程設(shè)計(jì). 北京：清華大學(xué)出版社. 2006[7]王松武. 于鑫. 武思軍. 電子創(chuàng)新設(shè)計(jì)與實(shí)踐. 北京：[8] [9]Synopsys Company. Power Compiler Quick Reference version [10]At renta Company. SpyGlass L P2Designing RTL for Low Power.[11] ALTERA DigitalLibrary 2002附錄1總電路圖如下：顯示電路如下：存儲(chǔ)電路如下：附錄2 鍵盤輸入模塊LIBRARY IEEE。在學(xué)習(xí)和進(jìn)步的過程中，難免會(huì)遇到各種突如其來的問題，我會(huì)向老師咨詢探討，老師也毫不保留的全數(shù)教予給我們，真正做到了老師的“傳道，授業(yè)，解惑”。孟老師和包老師循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪，老師認(rèn)真工作態(tài)度帶動(dòng)了同學(xué)們的積極性，幫助我能夠很順利完成了這次課程設(shè)計(jì)。通過這次的設(shè)計(jì)，綜合運(yùn)用本專業(yè)所學(xué)課程的VHDL語言和仿真軟件設(shè)計(jì)出各種模塊電路，鞏固與擴(kuò)充了EDA課程所學(xué)的內(nèi)容，掌握了電子琴的組成模塊，各模塊的作用，及編程中錯(cuò)誤處理工作過程。仿真波形： 數(shù)碼管譯碼 數(shù)碼管選通本模塊主要是提高數(shù)控分頻出
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1