【正文】 Display()。 gg=16g。 bb=8b。 g=P2IN。 delay_us(1)。 P3OUT=0x04。 c=P2IN。 delay_us(1)。 0x01)==0x00) { P3OUT=0x00。 gate_SET。 //液晶參數(shù)初始化設(shè)置 LCD_clear()。 //關(guān)閉看門狗 Clock_Init()。 //顯示開 delay_ms(5)。 //顯示模式設(shè)置 delay_ms(5)。 delay_ms(5)。 delay_ms(5)。 delay_ms(5)。 delay_ms(5)。 delay_ms(5)。 delay_ms(5)。 dat5=x%1000000%100000%10000%1000%100/10。 dat1=x%1000000/100000。 }}void Display(){ uint dat0,dat1,dat2,dat3,dat4,dat5,dat6。\039。 delay_ms(5)。 DataPort = data。 EN_CLR。 RW_CLR。 //計數(shù)值控制信號輸出 P3DIR = 0xff。 // 讀入FPGA輸出的頻率值 P2DIR = 0x00。 //液晶并行輸出 P4DIR = 0xFF。OFIFG)!=0)。 //清除震蕩標(biāo)志 for(i=0。=~XT2OFF。uchar lcdd[]=0123456789。 unsigned int e。 unsigned int a。 unsigned long int ee。= ~(1 P12) //RW置低//define start_SET P1OUT |= (1 P12) unsigned long int y,z。= ~(1 P50) //PSB置低，串口方式define PSB_SET P5OUT |= (1 P50) //PSB置高，并口方式define RST_CLR P5OUT amp。且游標(biāo)移到原點位置define CURSE_ADD 0x06 //設(shè)定游標(biāo)移到方向及圖像整體移動方向（默認(rèn)游標(biāo)右移，圖像整體不動）define FUN_MODE 0x30 //工作模式：8位基本指令集define DISPLAY_ON 0x0c //顯示開,顯示游標(biāo)，且游標(biāo)位置反白define DISPLAY_OFF 0x08 //顯示關(guān)define CURSE_DIR 0x14 //游標(biāo)向右移動:AC=AC+1define SET_CG_AC 0x40 //設(shè)置AC，范圍為：00H~3FHdefine SET_DD_AC 0x80define P50 0define P51 1define P55 5define P56 6define P57 7define P52 2define P53 3define P54 4define RS_CLR P5OUT amp。那么讀入開始鍵之后馬上跳轉(zhuǎn)到測頻子程序，測頻子程序先置測頻控制位CLR(),將FPGA內(nèi)的計數(shù)器清零，然后通過健盤將預(yù)置門的時間值讀入單片機，打開預(yù)置門進行測頻計數(shù)，等預(yù)置門時間到后，關(guān)斷預(yù)置門，CFPGA關(guān)斷預(yù)置門后將給單片機一個結(jié)束信號，單片機讀到結(jié)束信號后，通過置 [SS2,SS1,SS0」的八個狀態(tài)，分八次將測頻結(jié)果的64位數(shù)據(jù)讀入單片機，空閑狀態(tài)程序始終掃描鍵盤，等待輸入，并在LED上顯示CPUREADY的字樣，執(zhí)行完某一功能后程序又會回到鍵盤掃描狀態(tài)上來。 end process。event and CLK=39。139。 end if。139。039。 end process。139。 elsif CLK39。139。 Signal EN: STD_LOGIC。 結(jié)束標(biāo)志DATA : out STD_LOGIC_VECTOR (7 downto 0))。 待測頻率時鐘信號 CLR : in STD_LOGIC。use 。當(dāng)Tpr秒過后，預(yù)置門控信號被單片機置為低電平，但此時2個32 位的計數(shù)器仍然沒有停止計數(shù)，一直等到隨后而至的被測信號的上升沿到來時，才通過D觸發(fā)器將這2個計數(shù)器同時關(guān)閉?；鶞?zhǔn)頻率信號從Count1的時鐘輸入端BCLK輸入，設(shè)其頻率為Fs；待測信號經(jīng)前端放大、限幅和整形后，從與Count2相似的32 位計數(shù)器Count2的時鐘輸入端CLK輸入，測量頻率為Fx，START為計數(shù)結(jié)束標(biāo)志位，當(dāng)START由高電平變?yōu)榈碗娖綍r，計數(shù)結(jié)束。 FPGA模塊邏輯設(shè)計本設(shè)計頻率測量方法的主要測量控制框圖如圖34所示。(2)增大 Tpr或提高Fs，可以增大Ns，減少測量誤差，提高測量精度。當(dāng)門控信號為低電平時，隨后而至的被測信號的上沿將使這兩個計數(shù)器同時關(guān)閉。COUNT1和COUNT2是兩個可控計數(shù)器。(6) FS：為標(biāo)準(zhǔn)頻率信號輸入，此頻率來源于FPGA內(nèi)部的40MHz的振蕩晶體。(4) START：測頻計數(shù)結(jié)束狀態(tài)信號，START由“1”變?yōu)椤?”時計數(shù)結(jié)束。利用89C51的P0口讀計數(shù)器輸出標(biāo)準(zhǔn)頻率信號和被測信號的值。 為了提高共模抑制比和輸入信號的范圍，由AD620構(gòu)成前置放大電路。單片機由外接12MHz標(biāo)準(zhǔn)晶振提供時鐘電路。由一片F(xiàn)PGA完成各種測試功能，對標(biāo)準(zhǔn)頻率（采用系統(tǒng)內(nèi)部時鐘）和被測信號進行計數(shù)。而基于FPGA和單片機結(jié)合的頻率測量設(shè)計主要是以單片機作為系統(tǒng)的主控部件，F(xiàn)PGA完成對時序邏輯控制、計數(shù)功能，能較好的利用了FPGA的高精度、高速等方面的優(yōu)勢。所以，本次智能儀器的大作業(yè)我采用的是單片機作為系統(tǒng)的主控部件，實現(xiàn)整個電路的測試信號控制、數(shù)據(jù)運算和控制數(shù)碼管的顯示輸出等。單片機對整個測試系統(tǒng)進行控制，包括對FPGA測量過程的控制、測量結(jié)果資料的處理、鍵控制信號的讀入與處理，最后將測量結(jié)果送LED顯示。其核心部分為單片機和可編程芯片F(xiàn)PGA。放大后的信號經(jīng)過耦合電容去掉直流，再由LM311組成的過零比較電路整形為方波，施密 特觸發(fā)器74HC14去抖后送入FPGA測量頻率。被讀出的八組8位數(shù)據(jù)通過89C51的SS0, SS1，SS2地址編碼選擇，由P2口輸出控制。(5) SS2，SS1，SS0：計數(shù)字讀出選通控制。(7) FX：為被測信號輸