【正文】 “New”174。此時(shí)在“PIN”項(xiàng)內(nèi)輸入“5”引腳名，再點(diǎn)擊右下方的Add項(xiàng)，此引腳即設(shè)定好了；以同樣方法分別設(shè)引腳 b、co、so的引腳名為118，再點(diǎn)擊上方的OK。 Project 174。 存盤(pán)：點(diǎn)擊“File ”174。以同樣方法，將或門(mén)or與非門(mén)NAND2和非門(mén)not調(diào)進(jìn)圖形編輯窗，再將它們連接成圖53電路形式。 New ，在 File Type 窗中選 Graphic editor File 174。然后是實(shí)體描述，在這個(gè)實(shí)體中，含有一個(gè)或一個(gè)以上的結(jié)構(gòu)體，而在每一個(gè)結(jié)構(gòu)體中可以含有一個(gè)或多個(gè)進(jìn)程，當(dāng)然還可以是其它語(yǔ)句結(jié)構(gòu)，例如其它形式的并行語(yǔ)句結(jié)構(gòu)，最后是配置說(shuō)明語(yǔ)句結(jié)構(gòu)，這個(gè)語(yǔ)句結(jié)構(gòu)在以上給出的示例中沒(méi)有出現(xiàn)。因此，庫(kù)結(jié)構(gòu)部分還應(yīng)將上面的或門(mén)和半加器的VHDL描述包括進(jìn)去，作為工作庫(kù)中的兩個(gè)待調(diào)用的元件。符號(hào) = 表示信號(hào)連接。接下去的“PORT MAP( )”語(yǔ)句稱為元件例化語(yǔ)句(Component Instantiation)。結(jié)構(gòu)體fd1的功能是利用COMPONENT和COMPONENT例化語(yǔ)句將上面由兩個(gè)實(shí)體or2和h_adder描述的獨(dú)立器件，按照?qǐng)D54全加器內(nèi)部邏輯原理圖中的接線方式連接起來(lái)。由其結(jié)構(gòu)體的描述可以看到，它是由一個(gè)與非門(mén)、一個(gè)非門(mén)、一個(gè)或門(mén)和一個(gè)與門(mén)連接而成的，其邏輯關(guān)系來(lái)自于半加器真值表(表21)。 (2) 實(shí)體or2語(yǔ)句段定義了或門(mén)or2的引腳信號(hào)a、b (輸入)和c (輸出)。程序53中共有3個(gè)獨(dú)立的VHDL設(shè)計(jì)模塊，即2個(gè)元件模塊和一個(gè)頂層設(shè)計(jì)模塊（f_adder）。而在硬件上可以利用半加器構(gòu)成如圖54所示的全加器，當(dāng)然還可以將一組這樣的全加器級(jí)聯(lián)起來(lái)構(gòu)成一個(gè)串行進(jìn)位的加法器。比較程序51和52，不難發(fā)現(xiàn)VHDL的另一重要特點(diǎn)，即VHDL描述與電路器件的硬件特性無(wú)關(guān)。VHDL的建模方法稱為描述風(fēng)格。但從系統(tǒng)綜合結(jié)果的角度看，必須引入鎖存器才能完成這個(gè)時(shí)序邏輯過(guò)程(VHDL綜合器根據(jù)語(yǔ)句自動(dòng)判別，并完成寄存器的引入)。與程序51相比，在1位鎖存器的設(shè)計(jì)文件中增加了兩個(gè)部分的內(nèi)容：(1) 增加了一條信號(hào)賦值語(yǔ)句SIGNAL…由信號(hào)賦值語(yǔ)句SIGNAL…定義了一個(gè)信號(hào)變量sig_save，它的功能是存儲(chǔ)來(lái)自外部信號(hào)D的被鎖存的數(shù)據(jù)位。但從基本結(jié)構(gòu)上看，都能用程序51給出的3個(gè)部分來(lái)描述，這種元件概念的直觀性是其它HDL所無(wú)法比擬的，它為自頂向下或自下向上靈活的設(shè)計(jì)流程奠定了堅(jiān)實(shí)的基礎(chǔ)。 END PROCESS 。139。 ENA : IN STD_LOGIC。程序51作為一個(gè)完整的VHDL描述既可以作為一個(gè)獨(dú)立的功能器件使用和保存，也能被其它的由VHDL描述的邏輯電路所調(diào)用，成為其中的一個(gè)功能部件。但考慮到目前絕大多數(shù)常用的EDA工具中的VHDL綜合器仍以支持VHDL39。此例的邏輯描述十分簡(jiǎn)潔，它并沒(méi)有將選擇器內(nèi)部邏輯門(mén)的連接方式表達(dá)出來(lái)，而是將此選擇器看成一個(gè)黑盒，以類(lèi)似于計(jì)算機(jī)高級(jí)語(yǔ)言的表達(dá)方式描述了它的外部邏輯行為。所以PORT所描述的就相當(dāng)于電路器件的外部引腳。 END ARCHITECTURE fd1 。 END COMPONENT； SIGNAL d，e，f : STD_LOGIC。 ARCHITECTURE fd1 OF f_adder IS元 COMPONENT h_adder件 PORT ( a，b : IN STD_LOGIC。 USE 。 END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder IS BEGIN so = (a OR b)AND(a NAND b)。 半加器描述 LIBRARY IEEE。ENTITY or22 IS PORT (a,b :IN STD_LOGIC。從上例文件的描述層次上來(lái)看，選擇器整體設(shè)計(jì)的VHDL描述使用了三個(gè)層次： (1) 庫(kù)(LIBRARY)說(shuō)明它包含了描述器件的輸入、輸出端口數(shù)據(jù)類(lèi)型（即端口信號(hào)的取值類(lèi)型或范圍）中將要用到的IEEE的標(biāo)準(zhǔn)庫(kù)中的STD_LOGIC_1164程序包。 即可利用某個(gè)EDA平臺(tái)，例如MUX+PLUSII，將此VHDL文件進(jìn)行編譯、綜合等處理，然后將mux21的4個(gè)引腳信號(hào)a、b、s、y鎖定于某個(gè)具體的目標(biāo)芯片引腳上，再進(jìn)行映射適配，即利用計(jì)算機(jī)，在MUX+PLUSII的幫助下，將程序51的文件綜合后得到的網(wǎng)表文件，配置進(jìn)該選定的FPGA或CPLD器件中，最后將所得的配置文件編程下載進(jìn)這一芯片中，這時(shí)芯片就有了如程序51所描述的2選1邏輯器件mux21的功能。圖51是一個(gè)2選1的多路選擇器邏輯圖，a和b分別是兩個(gè)數(shù)據(jù)輸入端的端口名，s為通道選擇控制信號(hào)輸入端的端口名，y為輸出端的端口名。 ELSE功能結(jié)構(gòu)，稱為結(jié) b WHEN s = 39。相當(dāng)于器件的引腳， y : OUT STD_LOGIC)。第五章 用VHDL設(shè)計(jì)多路選擇器和鎖存器1．2選1多路選擇器設(shè)計(jì) 【程序51】 LIBRARY IEEE。 RAM/ROM引腳連接說(shuō)明 附圖42所示的是RAM/ROM與FPGA的連接情況，其中IOxx（Pxx）是指FPGA的引腳名和引腳號(hào)；PINxx是指RAM/ROM的引腳號(hào)。 J3：A/D和D/A參考電壓選擇跳線，當(dāng)選“VCC”時(shí)，參考電壓為主板工作電壓；當(dāng)選“REFRS”時(shí)，參考電壓來(lái)自78L05穩(wěn)壓后的電壓，但這是必須在J4上輸入12V電壓。 1DDS（直接數(shù)字合成）系統(tǒng)設(shè)計(jì)。其參考信號(hào)電壓輸入由三針跳線座“JTL”，注意，此跳線座也決定TLV1572的參考電壓輸入； 超高速串行A/D器件TLV1572，其模擬信號(hào)輸入端為“JAV”； 串行D/A器件TLC5620，其4通道模擬信號(hào)輸出端為“DACC”，參考信號(hào)與TLC549相同。 (14）：可用于串行A/D、D/A及EEPROM的接口實(shí)驗(yàn)。 (10）：若欲驗(yàn)證交通燈控制等類(lèi)似的邏輯電路，可選此電路結(jié)構(gòu)。 (8）：此電路適合于設(shè)計(jì)時(shí)鐘、定時(shí)器、秒表等。電路特點(diǎn)是，當(dāng)在所設(shè)計(jì)的邏輯中有串行2進(jìn)制數(shù)從PIO10輸出時(shí)，若利用鍵7作為串行輸出時(shí)鐘信號(hào)，則PIO10的串行輸出數(shù)碼可以在發(fā)光管D8至D1上逐位顯示出來(lái)，這能很直觀地看到串出的數(shù)值。如欲設(shè)計(jì)加法器，可利用鍵4和鍵3輸入8 位加數(shù)；鍵2和鍵1輸入8位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對(duì)應(yīng)的數(shù)碼管41，相加的和顯示于數(shù)碼管6和5；可令鍵8控制此加法器的最低位進(jìn)位。例如，目標(biāo)芯片為XC95108，則輸入此芯片的時(shí)鐘信號(hào)有CLOCK0至CLOCK10，共11個(gè)可選的輸入端，對(duì)應(yīng)的引腳為65至80。例如，當(dāng)鍵1控制輸入PIO11~PIO8的數(shù)為^HA時(shí)，則發(fā)光管D4和D2亮，D3和D1滅。 （7）附圖21e是琴鍵式信號(hào)發(fā)生器，當(dāng)按下鍵時(shí)，輸出為高電平，對(duì)應(yīng)的發(fā)光管發(fā)亮；當(dāng)松開(kāi)鍵時(shí)，輸出為高電平，此鍵的功能可用于手動(dòng)控制脈沖的寬度。附圖21 實(shí)驗(yàn)電路信號(hào)資源符號(hào)圖 (5）附圖21d是單次脈沖發(fā)生器。 (3）附圖21c是16進(jìn)制碼（8421碼）發(fā)生器，由對(duì)應(yīng)的鍵控制輸出4位2進(jìn)制構(gòu)成的1位16進(jìn)制碼，數(shù)的范圍是0000~1111，即^H0至^HF。 (24) GW48CK系統(tǒng)板上接口器件（座）和跳線使用方法見(jiàn)第8頁(yè)。此外，可通過(guò)按動(dòng)鍵4至鍵1，分別向FPGA/CPLD的PIO0~PIO15輸入4位16進(jìn)制碼。兩條插座的80個(gè)插針的連接信號(hào)如附圖11B所示，此圖為用戶對(duì)此實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)作二次開(kāi)發(fā)提供了條件。因此，可兼作單片機(jī)的復(fù)位鍵。 （19) AIN0的特殊用法 ：系統(tǒng)板上設(shè)置了一個(gè)比較器電路，主要以LM311組成。系統(tǒng)所附的AD574A插座已接成雙極性輸入方式，信號(hào)輸入口是AIN0。 （17) VR1/AIN1 ：VR1電位器，通過(guò)它可以產(chǎn)生0V~+5V 幅度可調(diào)的電壓。 （16) JP2（左下角座）：若將插座JP2的“A/D使能”短路、“A/D禁止”開(kāi)路，則 將ENABLE(9)與PIO35相接；若使“A/D使能”開(kāi)路、“A/D禁止”短路，則使ENABLE(9)223。 （15) ADC0809/AIN0/AIN1 ：外界模擬信號(hào)可以分別通過(guò)系統(tǒng)板左下側(cè)的兩個(gè)輸入端“AIN0”和“AIN1”進(jìn)入A/D轉(zhuǎn)換器ADC0809的輸入通道IN0和IN1，ADC0809與目標(biāo)芯片直接相連。它們之間的連接方式可參閱第二節(jié)的“實(shí)驗(yàn)電路結(jié)構(gòu) ” ：D/A的模擬信號(hào)的輸出接口是“AOUT”。此接口電路是為單片機(jī)與PC機(jī)通訊準(zhǔn)備的，由此可以使PC機(jī)、單片機(jī)、FPGA/CPLD三者實(shí)現(xiàn)雙向通信。 （11）J6 ：為VGA視頻接口，通過(guò)它可完成目標(biāo)芯片對(duì)VGA顯示器的控制。通過(guò)此口可以進(jìn)行奏樂(lè)或了解信號(hào)的頻率。例如，將三個(gè)短路帽分別插于JP1B座的2Hz、1024Hz和12MHz；而另三個(gè)短路帽分別插于JP1A座的CLOCKCLOCK7和CLOCK8，這時(shí)，輸向目標(biāo)芯片的三個(gè)引腳：CLOCKCLOCK7和CLOCK8分別獲得上述三個(gè)信號(hào)頻率。對(duì)于JP1C，同時(shí)只能插一個(gè)短路帽，以便選擇輸向“CLOCK0”的一種頻率。 （6) 鍵1~鍵8 ：為實(shí)驗(yàn)信號(hào)控制鍵，它在每一張電路圖中的功能及其與主系統(tǒng)的連接方式隨SW9的模式選擇而變，使用中需參照第二節(jié)中的電路圖。例如，若系統(tǒng)上插的目標(biāo)器件是EP1K30/50/100或EPF10K30E/50E等，要求將主板上的跳線座“JVCC”短路帽插向“VCCIO”一端；將跳線座“JV2”短路帽插向“+”一端（如果是5V器件，跳線應(yīng)插向“VCC”）。為了避免由于需要更新設(shè)計(jì)程序和編程下載而反復(fù)插拔目標(biāo)芯片適配座，GW48系統(tǒng)設(shè)置了一對(duì)在線編程下載接口座：J3A和J3B。對(duì)于不同的目標(biāo)芯片可配不同的適配座。系統(tǒng)板面主要部件及其使用方法說(shuō)明如下（請(qǐng)參看附圖11A）： （1) SW9 ：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12種不同的實(shí)驗(yàn)電路結(jié)構(gòu)。 三、GW48CK系統(tǒng)主板結(jié)構(gòu)與使用方法 附圖11A為GW48CK型EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的主板結(jié)構(gòu)圖，該系統(tǒng)的實(shí)驗(yàn)電路結(jié)構(gòu)是可控的。 （4) BL3：此模塊主要是由一目標(biāo)芯片適配座以及上面的CPLD/FPGA 目標(biāo)芯片和編程下載電路構(gòu)成。 （2) BL5：CPLD/FPGA輸出信息顯示模塊，其中包括直通非譯碼顯示、BCD七段譯碼顯示、16進(jìn)制全碼七段譯碼顯示、兩組8位發(fā)光管顯示、16進(jìn)制輸入信號(hào)顯示指示、聲響信號(hào)指示等。圖中所示的各主要功能模塊對(duì)應(yīng)于附圖11A的器件位置恰好處于目標(biāo)芯片適配座B2的下方，由一微控制器擔(dān)任。 g：對(duì)CPLD（如1032E/1048C、95108或7128S等）下載時(shí)。其它接口都可帶電插拔（當(dāng)適配板上的10芯座處于左上角時(shí)，為正確位置）。 EDA技術(shù)實(shí)驗(yàn)教程（含GW48系列EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)使用說(shuō)明） 目 錄上 篇基于GW48CK系統(tǒng)的FPGA/CPLD數(shù)字EDA器件應(yīng)用和實(shí)驗(yàn)第一章 GW48系統(tǒng)使用說(shuō)明第一節(jié) GW48教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹第二節(jié) 實(shí)驗(yàn)電路結(jié)構(gòu)圖第三節(jié) GW48系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表第二章GWDVP電子設(shè)計(jì)開(kāi)發(fā)板使用說(shuō)明第三章 ispLSI1032結(jié)構(gòu)介紹第四章 GWDSP適配板使用說(shuō)明第五章 用VHDL設(shè)計(jì)多路選擇器和鎖存器 第一節(jié) 2選1多路選擇器設(shè)計(jì) 第二節(jié) 鎖存器設(shè)計(jì) 第三節(jié) 用VHDL設(shè)計(jì)全加器 第四節(jié) 用原理圖方式設(shè)計(jì)半加器第六章 MAX+PLUSII VHDL使用向?qū)У谄哒?有限狀態(tài)機(jī)FSM第八章 實(shí)驗(yàn)下 篇基于GW48CK系統(tǒng)的ispPAC模擬EDA器件應(yīng)用和實(shí)驗(yàn)第一章 在系統(tǒng)可編程模擬器件概述第一節(jié) ispPAC10簡(jiǎn)介第二節(jié) ispPAC20簡(jiǎn)介第三節(jié) PAC塊的傳遞函數(shù)第二章 PAC_Designer使用向?qū)У谝还?jié) 安裝PAC_Designer第三節(jié) 設(shè)計(jì)直流增益為9的放大器第三節(jié) PAC_Designer主要功能介紹第三章 ispPAC10的應(yīng)用第四章ispPAC20的應(yīng)用第五章PAC的接口電路第六章ispPAC的增益調(diào)整方法第七章濾波器設(shè)計(jì)第八章ispPAC適配板使用說(shuō)明第九章ispPAC80簡(jiǎn)介第十章ispPAC30簡(jiǎn)介第一章 GW48CK系統(tǒng)使用說(shuō)明67 第一節(jié)、GW48CK教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹 一、GW48CK系統(tǒng)使用注意事項(xiàng) a：閑置不用GW48CK EDA系統(tǒng)時(shí)，關(guān)閉電源，拔下電源插頭?。。? b：；詳細(xì)使用方法可參閱本書(shū)或《VHDL實(shí)用教程》中的相關(guān)章節(jié)。 e：惟獨(dú)進(jìn)行DAC0832接口實(shí)驗(yàn)，需外接/+12V電源，接入時(shí)，請(qǐng)?zhí)貏e注意極性 ！ f：系統(tǒng)板上的空插座是為單片機(jī)AT89C2051準(zhǔn)備的，除非進(jìn)行單片機(jī)與FPGA/CPLD的接口實(shí)驗(yàn)和開(kāi)發(fā)，平時(shí)在此座上不允許插有任何器件，以免與系統(tǒng)上的其它電路發(fā)生沖突。最好將系統(tǒng)的電路“模式”切換到“ b”，以便使工作電壓盡可能接近5V。其各模塊的功能分述如下（這部分內(nèi)容可以不看）： 附表11 在線編程坐各引腳與不同PLD公司器件編程下載接口說(shuō)明PLD公司LATTICEALTERA/ATMEL XILINXVANTIS編程座引腳IspLSI CPL