【正文】 壓力不是有人比你努力，而是那些比你牛幾倍的人依然比你努力。不要做金錢、權利的奴隸；應學會做“金錢、權利”的主人。在學習用QUARTUS設計原理圖時，我鍛煉了分析實驗要求、判斷電路結構的能力，而在編寫VHDL程序時，尤其是設計和實現(xiàn)ADS轉(zhuǎn)換控制模塊，分析問題、解決問題的能力得到了逐步提升。由于一個學期沒有接觸QUARTUS軟件，剛開始的時候有一種無從下手的感覺，但經(jīng)過復習，又得心應手起來。在這實驗中，我對電路設計，QUARTUS的使用等都有了新的認識。應充分利用VHDL“自頂向下”的設計優(yōu)點以及層次化的設計概念，層次概念對于設計復雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡單的單元入手，逐漸構成龐大而復雜的系統(tǒng)。畢竟課程設計不同于實驗課，電路圖和程序都要自己設計。當理解到這個原理的時候，ADS轉(zhuǎn)化控制模塊的編程思路由模糊變?yōu)榍逦?。CS的下降沿用于啟動轉(zhuǎn)換和數(shù)據(jù)變換，CS有效后的最初1至2個轉(zhuǎn)換周期內(nèi)，ADS7816采樣輸入信號，此時輸出引腳Dout呈三態(tài)。經(jīng)過咨詢同學，得知ADS7816的數(shù)據(jù)輸入是待測量的電壓，輸出的串行12位數(shù)據(jù)是EPM1270T144C5的數(shù)據(jù)輸入。若沒有超過量程，數(shù)碼管顯示當前電池的電壓值。五. 功能說明及資源利用情況 en：為開始測量按鍵，連接到BIN6,按下此鍵開始測量。 END IF。) THEN IF temp=11 THEN temp=0。 SIGNAL clk_temp: STD_LOGIC。ENTITY div_12 IS PORT( clk: IN STD_LOGIC。 END V1。 WHEN OTHERS = seg = 1111110。 elsif (doo2=1000) then seg=1111111。 elsif (doo2=0100) then seg=0110011。 if (doo2=0000) then seg=1111110。 end if。 elsif (doo3=0111) then seg=1110000。 elsif (doo3=0011) then seg=1111001。039。 else seg=1111110。 elsif (doo4=0110) then seg=1011111。 elsif (doo4=0010) then seg=1101101。dp=39。 END IF。EVENT AND CLK1 = 39。 seg: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。ENTITY display IS PORT( doo2,doo3,doo4: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。3. 譯碼顯示模塊LIBRARY IEEE。039。 else d2=0000。139。d2=do2(3 DOWNTO 0)。 END IF。 ELSE do2=sum201010。 IF sum101010 THEN do1=sum1。data1(15 DOWNTO 12))+(39。amp。 ELSE c3=00001。039。data2(11 DOWNTO 8))+(39。 END IF。amp。039。 16位BCD碼中的（74位）相加，和大于9進1 sum2=(39。data0(3 DOWNTO 0))。amp。039。 WHEN 1111= data0 = 0000000000001001。 WHEN 1011= data0 = 0000000000000111。 WHEN 0111= data0 = 0000000000000100。 WHEN 0011= data0 = 0000000000000010。 END CASE。 WHEN 1101= data1 = 0000000100100101。 WHEN 1001= data1 = 0000000010000110。 WHEN 0101= data1 = 0000000001001000。 WHEN 0001= data1 = 0000000000010000。 WHEN 1111= data2 = 0010001100000100。 WHEN 1011= data2 = 0001011010010000。 WHEN 0111= data2 = 0001000001110101。 WHEN 0011= data2 = 0000010001100001。end if。) then if (r=0 and flag=0)or (r=1 and flag=0) then r=0。 end if。) then if (r=0 and flag=0)or (r=0 and flag=1) then flag=1。 f_en=clk and en1 and (not en2)。 en1=en。039。 signal en1,en2,f_en:std_logic。 SIGNAL sum1,sum2,sum3,sum4,do1,do2,do3,do4:STD_LOGIC_VECTOR(4 DOWNTO 0)。 beef: OUT STD_LOGIC。ENTITY deal IS PORT( clk: in std_logic。2. 數(shù)據(jù)轉(zhuǎn)換控制模塊LIBRARY IEEE。 end if。039。039。 end if。 when others=data_out=000000000000。 when 13=data_out(2)=ad_dat。 when 9=data_out(6)=ad_dat。 第4個時鐘上升沿ADS開始輸出數(shù)據(jù) when 5=data_out(10)=ad_dat。 if oe=1 then if clk39。event and f_en=39。 end if。event and clk=39。 signal t:integer range 0 to 16。 da_out: out std_logic_vector(11 downto 0))。ENTITY ads ISPORT( en:in std_logic。四.