微機(jī)原理第5章期末復(fù)習(xí)-wenkub.com
2025-04-26 06:42 本頁面
【正文】 ? 二級(jí) Cache： 容量一般為 128KB2MB ? 在 PentiumⅡ 之后的微處理器芯片上都配置了二級(jí)Cache，其工作頻率與 CPU內(nèi)核的頻率相同。 L1 Cache分為指令Cache和數(shù)據(jù) Cache。 81 旁路讀出式 ? CPU向 Cache和主存同時(shí)發(fā)出 數(shù)據(jù) 請(qǐng)求。 高速緩存 （ Cache) 了解： ? Cache的基本概念； ? 基本工作原理； ? 命中率； ? Cache的分級(jí)體系結(jié)構(gòu) 76 Cache的基本概念 ? 設(shè)置 Cache的理由： ? CPU與主存之間在執(zhí)行速度上存在較大差異； ? 高速存儲(chǔ)器芯片的價(jià)格較高； ? 設(shè)置 Cache的條件： ? 程序的局部性原理 ? 時(shí)間局部性： ? 最近的訪問項(xiàng)可能在不久的將來再次被訪問 ? 空間局部性 ： ? 一個(gè)進(jìn)程所訪問的各項(xiàng)，其地址彼此很接近 77 Cache的工作原理 CPU Cache 主 存 DB DB DB 命中 不命中 78 Cache的命中率 ? 訪問內(nèi)存時(shí)， CPU首先訪問 Cache，找到則 “ 命中 ” ，否則為 “ 不命中 ” 。 70 2. 典型 EEPROM芯片 98C64A ? 8K 8bit芯片； ? 13根地址線（ A0 —— A12） ； ? 8位數(shù)據(jù)線（ D0 —— D7）； ? 輸出允許信號(hào)（ OE）； ? 寫允許信號(hào)（ WE）； ? 選片信號(hào)（ CE）； ? 狀態(tài)輸出端（ READY / BUSY） 。 ? 若已有存儲(chǔ)芯片的容量為 L K， 要構(gòu)成容量為 M N的存儲(chǔ)器，需要的芯片數(shù)為： （ M / L） （ N / K） 62 字位擴(kuò)展例 ? 用 32Kb芯片構(gòu)成 256KB的內(nèi)存。 ? 擴(kuò)展原則： ? 每個(gè)芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)。 55 位擴(kuò)展例 ? 用 8片 2164A芯片構(gòu)成 64KB存儲(chǔ)器。 ? 結(jié)論： ? 每 8片 2164A構(gòu)成一個(gè)存儲(chǔ)體（單獨(dú)一片則無意義）； ? 每個(gè)存儲(chǔ)體內(nèi)的所有芯片具有相同的地址（片內(nèi)地址），應(yīng)同時(shí)被選中，僅有數(shù)據(jù)信號(hào)由各片分別引出。 46 主要引線 ? 行地址選通信號(hào)。 41 存儲(chǔ)器芯片與系統(tǒng)連接例 ? 由題知地址范圍： 0 0 1 1 1 0 0 0 … … … 0 0 0 1 1 1 0 0 1 … … … 1 高位地址 A19 A12 A0 42 應(yīng)用舉例 D0~D7 A0 A12 ? ? ? WE OE CS1 CS2 ? ? ? A0 A12 MEMW MEMR D0~D7 A19 G1 G2A G2B C B A amp。 ?1 CS1 高位地址： 0011111 SRAM 6264 CS2 +5V 0 0 1 1 1 1 1 0 38 部分地址譯碼 ? 用部分高位地址信號(hào)（而不是全部）作為譯碼 信號(hào)，使得被選中存儲(chǔ)器芯片占有幾組不同 的地址范圍。 33 全地址譯碼例 A19 A18 A17 A16 A15 A14 A13 amp。 p196 20 2. 典型 SRAM芯片 掌握： ? 主要引腳功能 ? 工作時(shí)序 ? 與系統(tǒng)的連接使用 21 典型 SRAM芯片 SRAM6264： ? 容量： 8K X 8b ? 外部引線圖 22 6264芯片的主要引線 ? 地址線： A0A12； ? 數(shù)據(jù)線： D0D7； ? 輸出允許信號(hào)： OE； ? 寫允許信號(hào)： WE； ? 選片信號(hào)： CS1， CS2。 ? 能存放一位二進(jìn)制數(shù)的半導(dǎo)體器件稱為一個(gè)存 儲(chǔ)元。 概 述 主要內(nèi)容： ? 存儲(chǔ)器系統(tǒng)及其主要技術(shù)指標(biāo) ? 半導(dǎo)體存儲(chǔ)器的分類及特點(diǎn) ? 兩類半導(dǎo)體存儲(chǔ)器的主要區(qū)別 4 一、存儲(chǔ)器系
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