cpld的音樂播放器的設(shè)計(jì)-wenkub.com
2025-01-13 04:39 本頁面
【正文】 end process。end case。when 125=ToneIndex=9。when 121=ToneIndex=10。when 117=ToneIndex=7。when 113=ToneIndex=6。when 109=ToneIndex=8。when 105=ToneIndex=11。when 101=ToneIndex=9。when 97=ToneIndex=7。when 93=ToneIndex=11。when 89=ToneIndex=10。when 85=ToneIndex=7。when 81=ToneIndex=6。when 77=ToneIndex=8。when 73=ToneIndex=11。when 69=ToneIndex=9。when 65=ToneIndex=7。when 61=ToneIndex=9。when 57=ToneIndex=10。when 53=ToneIndex=7。when 49=ToneIndex=6。when 45=ToneIndex=8。when 41=ToneIndex=11。when 37=ToneIndex=9。when 33=ToneIndex=7。when 29=ToneIndex=11。when 25=ToneIndex=10。when 21=ToneIndex=7。when 17=ToneIndex=6。when 13=ToneIndex=8。when 09=ToneIndex=11。when 05=ToneIndex=9。when 01=ToneIndex=7。139。end process p2。dd:=not dd。event and clk=39。architecture one of NoteTabs issignal CLK4Hz:std_logic。use 。end case。when 13 = Tone=3089。when 9 = Tone=6488。when 5 = Tone=5640。when 1 = Tone=4369。entity ToneTaba isPORT(index: IN INTEGER RANGE 0 TO 15。end process。ft:=not ft。event and CLK4MHz=39。end process。ff:=not ff。event and clk=39。architecture one of Speakera issignal CLK4MHz:std_logic。entity Speakera isPORT(clk: IN STD_LOGIC。u3: Speakera PORT MAP(clk=CLK4MHZ, Tone=Tone, fullspks=SPKOUT)。SIGNAL Tone: INTEGER RANGE 0 TO 161FFF。COMPONENT SpeakeraPORT(clk: IN STD_LOGIC。END COMPONENT。 SPKOUT: OUT STD_LOGIC)。在設(shè)計(jì)的過程中，還掌握了許多有關(guān)電子領(lǐng)域必要軟件的使用，對(duì)今后的工作都有一定得幫助。音符儲(chǔ)存模塊仿真音符預(yù)置數(shù)模塊仿真分頻器模塊仿真XP虛擬機(jī)下程序下載成功圖頂層模塊RTL圖結(jié)論通過對(duì)芯片內(nèi)部的編程設(shè)計(jì)，加上必要的外圍電路，構(gòu)成了這個(gè)MIDI音樂播放器的系統(tǒng)，整體工作量適中。經(jīng)過仿真發(fā)現(xiàn)由于周期太大仿真的顯示結(jié)果效果不好。所以只有通過XP虛擬機(jī)來完成這一步，但是可以在WIN7下進(jìn)行仿真。本次設(shè)計(jì)采用VHDL語言編程設(shè)計(jì)。而且我很喜歡。C1是退耦電容，R1C3網(wǎng)絡(luò)起到消除高頻自激振蕩作用。 音樂節(jié)奏時(shí)鐘在上一章節(jié)中提到，我們以1/16音符為最小計(jì)數(shù)單元，所以我們?cè)谕獠拷尤?Hz的時(shí)鐘信號(hào)給計(jì)數(shù)器，已滿足正常的音樂播放要求。對(duì)于休止符，只要將分頻系數(shù)設(shè)為0，揚(yáng)聲器就不會(huì)發(fā)聲了。在表中可以看到不同音階對(duì)應(yīng)的不同初始值。由于系統(tǒng)要求產(chǎn)生出的信號(hào)頻率較高，因此選用2MHz高頻脈沖作為可變模值計(jì)數(shù)器的技計(jì)數(shù)脈沖。根據(jù)可變模值計(jì)數(shù)器的設(shè)計(jì)原理及音符的分頻系數(shù)，可計(jì)算出樂曲中各音符的預(yù)置數(shù)。在節(jié)拍控制產(chǎn)生電路的接拍信號(hào)作用下，按樂曲中音符持續(xù)時(shí)間的長(zhǎng)短輸出相應(yīng)音符名稱。為了節(jié)省內(nèi)部資源，我們只演奏高潮部分。如圖所示，為CPLD內(nèi)部芯片設(shè)計(jì)原理圖。因此，揚(yáng)聲器的選擇要等到最后全部系統(tǒng)設(shè)計(jì)完成后，實(shí)地選擇播放效果較好的揚(yáng)聲器。 CPLD設(shè)計(jì)思路在購買CPLD芯片之前，首先對(duì)所編寫好的程序在Quartus II軟件中進(jìn)行編譯仿真，在編譯中，軟件會(huì)自動(dòng)計(jì)算出整個(gè)程序所需要的CPLD邏輯單元數(shù)。音樂編碼器內(nèi)儲(chǔ)存著預(yù)先設(shè)定的歌曲的編碼。本次設(shè)計(jì)核心模塊CPLD采用ALTERA公司MAX II系列的EPM240T100C芯片。,MAX II器件系列具有CPLD所有的優(yōu)點(diǎn)，例如非易失性、即用性、易用性和快速傳輸延時(shí)性。這種新型架構(gòu)的成本是原先MAX 器件的一半，功耗是其十分之一，密度是其四倍，性能卻是其兩倍。我們擬采用CPLD通用板來設(shè)計(jì)，這樣的話，包括基準(zhǔn)時(shí)鐘在內(nèi)的所有芯片外的東西，都需要外部接入來完成，因此，對(duì)芯片的結(jié)構(gòu)了解也是一個(gè)關(guān)鍵。由于EDA軟件的功能日益強(qiáng)大，原來功能比較單一的軟件，現(xiàn)在增加了很多新用途。該P(yáng)1200便攜式手持機(jī)已于2008年5月1日正式在杭州公交自行車項(xiàng)目中使用， 同年8月也已應(yīng)用于北京奧運(yùn)的身份識(shí)別、物流領(lǐng)域以及公交等小額消費(fèi)領(lǐng)域[5]。VHDL語言是隨著集成電路系統(tǒng)化和高集成化發(fā)展起來的，是一種用于數(shù)字系統(tǒng)的設(shè)計(jì)和測(cè)試方法的描述語言。程序設(shè)計(jì)是使用硬件描述語言（簡(jiǎn)稱HDL），在EDA軟件提供的設(shè)計(jì)想到或語言助手的支持之下進(jìn)行設(shè)計(jì)。4． Altera公司的PLD延時(shí)時(shí)間可預(yù)測(cè)，彌補(bǔ)了FPGA的缺點(diǎn)。所以FPGA和CPLD芯片收到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎，可以設(shè)計(jì)各種數(shù)字電路和數(shù)字系統(tǒng)[2]。此外，可編程邏輯器件還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大的提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性。 【關(guān)鍵詞】 EDA，CPLD，音樂播放器，VHDL語言 Design of MIDI Music Player Based on CPLD【Abstract】 This music player is designed accordin
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